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| Trabalhos Defendidos - Teses de Doutorado |
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| Alunos por Ordem Alfabética |
 Alessandro Gonçalves Girardi |
Automação do Projeto de Módulos CMOS Analógicos usando Associações Trapezoidais de Transistores |
| Cristiano Lazzari |
Transistor Level Automatic Generation of Radiation-Hardened Circuits |
| Digeorgia Natalie da Silva |
An Estimation Method for Gate Delay Variability Model in Nanometer CMOS Techonology |
| Eduardo Luis Rhod |
Quaternary CLB for a Fault Tolerant QuaternaryFPGA |
| Fernando da Rocha Paixão Cortes |
Analysis, Design and Implementation of Analog/RF Blocks Suitable for a Multi-Band Analog Interface for CMOS SOCs |
| Gabriel Vieira Soares |
Propriedades Físico-químicas e Características Elétricas de Estruturas Dielétrico/SiC |
| Giovani Cheuiche Pesenti |
Desenvolvimeno e otimização de tecnologia CMOS com porta de silício policristalino |
| Gustavo Neuberger |
Protecting Digital Circuits Against Time Violations Due to Process Variations |
| Gustavo Reis Wilke |
Analysis and Optimization of Mesh-based Clock Distribution Architectures |
| Leomar Soares da Rosa Junior |
Automatic Generation and Evaluation of Transistor Networks in Different Logic Styles |
| Lucas Brusamarello |
Modelagem e Simulação de Variabilidade e Confiabilidade de Transistores em Nível Elétrico |
| Manuel Martin Perez Reimbold |
Otimização da Síntese do Projeto de Atuadores MEMS Baseados em |
| Patrícia Loren Inácio |
ESTUDO DE GUIAS DE ONDA DE PRATA E APLICAÇÕES EM DISPOSITIVOS PLASMÔNICOS |
| Paulo Soave |
Estudo de filmes compósitos pc/pmma para aplicação em dispositivos termo-ópticos |
| PAULO FRANCISCO BUTZEN |
Aging Aware Design Techniques and CMOS Gate Degradation Estimatives |
| Ricardo Cunha Gonçalves da Silva |
lògica Quartenária de Alto Desempenho e Baixo Consumo para Circuitos VLSI |
| Rodrigo Possamai Bastos |
Transient-Fault Robust Systems Exploiting Quasi-Delay Insensitive Asynchronous Circuits |
| Sidinei Ghissoni |
Decomposição de Coeficientes Trigonométricos para a Redução de Área e Potência em Arquiteturas FFT Híbridas na Base 2 |
| Tatiana Lisbôa Marcondes |
Formação de nanopartículas de Sn e PbSe via implantação iônica em Si(100) |
| Thiago Menegotto |
Estudo das Ressonâncias de Plasmon em Filmes Silicatos com Nanopartículas de Ag Intinerantes |
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| Alunos por Ordem de Defesa |
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Aluno:
Sidinei Ghissoni
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| Título: Decomposição de Coeficientes Trigonométricos para a Redução de Área e Potência em Arquiteturas FFT Híbridas na Base 2 |
| Orientador: Ricardo Reis |
| Área de Pesquisa: Ferramentas CAD para Circuitos Integrados |
| Data da Defesa: 19/12/2012 |
| Resumo: A crescente utilização de equipamentos móveis que empregam a transformada rápida de Fourier (FFT) nas operações de sinal digital pode ter seu uso restrito devido ao comprometimento da durabilidade da bateria e de suas dimensões. Estas possíveis limitações de uso fazem crescer a necessidade do desenvolvimento de técnicas que visam à otimização nos três requisitos básicos de projeto digital: dissipação de potência, área e atraso. Para tanto, é abordado neste trabalho um método que realiza a implementação de arquiteturas FFT com ênfase na otimização através da decomposição dos coeficientes trigonométricos. No cálculo da FFT, as borboletas desempenham um papel central, uma vez que permitem o cálculo de termos complexos. Neste cálculo, que envolve multiplicações dos dados de entrada com coeficientes trigonométricos apropriados, a otimização das borboletas pode contribuir diretamente para a redução de potência e área. Na técnica proposta são analisados quais são os coeficientes trigonométricos existentes na arquitetura FFT utilizada como base e escolhe para decomposição o que apresentar o menor custo de implementação em hardware. A decomposição de um coeficiente deve garantir a reconstituição de todos os demais coeficientes necessários para a implementação de toda a arquitetura FFT. Assim, a decomposição diminui o número de coeficientes necessários para reconstruir a FFT original. O conjunto dos novos coeficientes gerados são implementados com apenas somadoressubtratores e deslocamentos através de Multiplicação de Matrizes Constantes (CMM – Constant Matrix Multiplication), associados a um sistema de controle com multiplexadores que controlam o caminho para a correta operação da FFT. As implementações dos circuitos somadores/subtratores são realizadas no nível de portas lógicas, visando menor atraso e dissipação de potência para topologias com somadores dos tipos CSA (Carry Save Adder) e Ripple carry. Os resultados apresentados pelo método proposto, quando comparados com soluções da literatura, são significativamente satisfatórios, pois minimizaram a dissipação de potência e área, bem como a redução de componentes somadores necessários para a implementação de arquiteturas FFTs. |
| Palavra-Chave: Coeficientes trigonométricos, nível de porta, FFT, CMM, base-2, potência, área |
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Aluno:
Patrícia Loren Inácio
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| Título: ESTUDO DE GUIAS DE ONDA DE PRATA E APLICAÇÕES EM DISPOSITIVOS PLASMÔNICOS |
| Orientador: MARCELO BARBALHO PEREIRA |
| Co-orientador: Ricardo Rego Bordalo Correia |
| Área de Pesquisa: |
| Data da Defesa: 13/12/2012 |
| Resumo: A troca iônica é uma técnica simples, e com baixo custo, empregada para modificar a
estrutura de vidros. Íons de um sal aquecido, como o Ag+, são trocados por íons presentes na região
superficial do vidro (Na+), o qual é seguido por um processo de difusão destes íons. Como
resultado, estes vidros podem ser utilizados na produção de dispositivos para óptica integrada como,
por exemplo, guias de onda. Porém, mesmo esta técnica e seus processos sendo bem fundamentados
na literatura, há ainda nichos não explorados. Guias de onda de prata sofrem um processo, o qual se
preferiu denominar de “envelhecimento”, onde os guias expostos ao ar (temperatura ambiente)
modificaram sua coloração devido à formação de uma camada recobrindo suas superfícies. Na
presente Tese busca-se investigar esse “envelhecimento” através de diversas técnicas ópticas e não
ópticas de caracterização, visando a determinação da composição e estrutura da camada formada.
Para tanto, foram preparadas amostras com tempos de 5, 30 e 120 min. de troca iônica usando um
sal composto de NaNO3 e 5% molar de AgNO3 a 350 0C em vidros soda-lime. A evolução do
envelhecimento foi acompanhada por espectrofotometria e elipsometria espectral durante 35 dias.
Adicionalmente, as amostras foram também caracterizadas usando as técnicas de RBS, EDS, XPS,
ToF-SIMS, TEM, Linhas-M e AFM. Estas técnicas mostraram que o envelhecimento dos guias
envolve inicialmente um processo de migração dos íons, alterando o guiamento de luz e causando o
surgimento de 1 modo adicional nas amostras com tempos de troca iônica de 30 min e 120 min.
Após os íons atingirem a superfície do guia, eles se agregam formando nanopartículas de prata e
paralelamente há também interação dessas nanopartículas com o ar ambiente, provocando a
formação de Ag2O. Com isso, há o crescimento de uma camada com alta absorbância de luz no
espectro visível, formada por uma mescla de nanopartículas de prata e óxido, tendo espessuras
variando entre 1 a mais de 20 nm, dependendo dos tempos de troca iônica e de exposição ao ar
ambiente. O envelhecimento, ao contrário de ser visto como um aspecto negativo, pode ser utilizado
como um novo template para aplicações em plasmônica, tendo custos de fabricação baixos e
envolvendo um número pequeno de processos de baixa complexidade. Para demonstrar sua
aplicabilidade à plasmônica, são apresentadas duas aplicações. A primeira envolvendo a ampliação
de sinais de Raman da molécula de prova Rodamina 6G adsorvida, a chamada espectroscopia SERS.
A segunda foi a fabricação de redes de difração holográficas (57 m m de período e eficiência de
0,5%), usando 3 pulsos de 2,2 mJ de um laser Nd:YAG Q-Switched. Esta rede pode ser facilmente
apagada, reduzindo o óxido de prata em prata metálica, via um tratamento térmico a 80 0C e o
xi template pode ser preparado novamente para processamento via uma nova oxidação, demonstrando
assim sua versatilidade. |
| Palavra-Chave: troca-iônica, nanopartículas de prata, envelhecimento, template plasmônico |
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Aluno:
Eduardo Luis Rhod
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| Título: Quaternary CLB for a Fault Tolerant QuaternaryFPGA |
| Orientador: Luigi Carro |
| Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados |
| Data da Defesa: 19/11/2012 |
| Resumo: A diminuição no tamanho dos transistores vem aumentando cada vez mais o número de
funções que os dispositivos eletrônicos podem realizar. Apesar da diminuição do tamanho mínimo
dos transistores, a velocidade máxima dos circuitos não consegue seguir a mesma taxa de aumento.
Um dos grandes culpados apontados pelos pesquisadores são as interconexões entre os transistores
e também entre os componentes. O aumento no número de interconexões dos circuitos traz consigo
um significativo aumento do cosumo de energia, aumento do atraso de propagação dos sinais, além
de um aumento da complexidade e custo do projeto dos circuitos integrados. Como uma possível
solução a este problema é proposta a utilização de lógica multivalorada, mais especificamente, a
lógica quaternária. Os dispositivos FPGAs são caracterizados principalmente pela grande
flexibilidade que oferecem aos projetistas de sistemas digitais. Entretando, com o avanço nas
tecnologias de fabricação de circuitos integrados e diminuição das dimensões de fabricação, os
problemas relacionados ao grande número de interconexões são uma preocupação para as próximas
tecnologias de FPGAs. As tecnologias menores que 90nm possuem um grande aumento na taxa de
erros dos circuitos, na lógica combinacional e seqüencial. Apesar de algumas potenciais soluções
começarem a ser investigadas pela comunidade, a busca por circuitos tolerantes a erros induzidos
por radiação, sem penalidades no desempenho, área ou potência, ainda é um assunto de pesquisa em
aberto. Este trabalho propõe o uso de circuitos quaternários com modificações para tolerar falhas
provenientes de eventos transientes. Como principal contribuição deste trabalho destaca-se o
desenvolvimento de uma CLB (do inglês Configurable Logic Block) quaternária capaz de suportar
eventos transientes e, na possibilidade de um erro, evitá-lo ou corrigi-lo. |
| Palavra-Chave: Arquiteturas tolerantes a falhas, circuitos quaternários, técnicas de detecção de erros, taxa de soft error, FPGAs |
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Aluno:
PAULO FRANCISCO BUTZEN
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| Título: Aging Aware Design Techniques and CMOS Gate Degradation Estimatives |
| Orientador: RENATO PEREZ RIBAS |
| Co-orientador: André Inácio Reis |
| Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados |
| Data da Defesa: 18/10/2012 |
| Resumo: The increased presence of integrated circuit (IC) in the people’s life has occurred for main two reasons. The first is the aggressive scaling of integrated device dimensions. This miniaturization enabled the construction of smaller, faster and lower power consumption devices. The other factor is the use of a cell based methodology in IC design. This methodology is able to provide efficient circuits in a short time. With the devices scaling, new factors that were usually ignored in micrometer technologies have become relevant in nanometer designs. Among them, it can be mentioned the static consumption, process parameters variability, manufacturability and aging effects. Some of these factors, such as static consumption and variability, are already taken into account by the standard cell design methodology. On the other hand, the degradation caused by aging effects has increased at each new technology node, as well as the importance in relation to the circuit reliability throughout its entire lifetime has also increased. This thesis explores such aging effects in the design of digital IC. The main contributions can be highlighted as the definition of a cost of aging that can be exploited by logic synthesis algorithms to produce a more reliable circuit. This cost can be also used by the analysis tools in order to obtain an estimative of the degradation that specific circuit experiences throughout their lifetime. In addition, a proposal to reorder the transistor structural arrangement of logic gates is presented in order to treat the effects of aging on initial steps in the design flow. Finally, a simplified analysis of the characteristics to be exploited at circuit level is performed exploring details of the design of complex logic gates. The aging cost results have given a good and fast prediction of logic gates degradation. The transistor arrangement restructuring approach is a good alternative to design more reliable circuits. Furthermore, the use of complex arrangements is also an excellent alternative which exploits the intrinsic robustness of series transistors association. Moreover, the discussed approaches can be easily used together with existing techniques in the literature to achieve better results. |
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Aluno:
Lucas Brusamarello
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| Título: Modelagem e Simulação de Variabilidade e Confiabilidade de Transistores em Nível Elétrico |
| Orientador: Gilson Inácio Wirth |
| Co-orientador: Roberto da Silva |
| Área de Pesquisa: Caracterização e Modelamento de Dispositivos Eletrônicos e Ferramentas CAD para Circuitos Integrados |
| Data da Defesa: 28/09/2011 |
| Resumo: O efeito das variações intrínsecas afetando parâmetros elétricos de circuitos fabricados com tecnologia CMOS de escala nanométrica apresenta novos desafios para o yield de circuitos integrados. Este trabalho apresenta modelos para representar variações físicas que afetam transistores projetados em escala sub-micrônica e metodologias computacionalmente eficientes para simular estes dispositivos utilizando ferramentas de Electronic Design Automation (EDA). O trabalho apresenta uma investigação sobre o estado-da-arte de modelos para variabilidade em nível de simulação de transistor. Modelos de variações no processo de fabricação (RDF, LER, etc) e confiabilidade (NBTI, RTS, etc) são investigados e um novo modelo estatístico para a simulação de Random Telegraph Signal (RTS) e Bias Temperature Instability (BTI) para circuitos digitais é proposta. A partir desses modelos de dispositivo, o trabalho propõe modelos eficientes para analisar a propagação desses fenômenos para o nível de circuito através de simulação. As simulações focam no impacto de variabilidade em três diferentes aspectos do projeto de circuitos integrados digitais: caracterização de biblioteca de células, análise de violações de tempo de hold e células SRAM. Monte Carlo é a técnica mais conhecida e mais simples para simular o impacto da variabilidade para o nível elétrico do circuito. Este trabalho emprega Monte Carlo para a análise do skew em redes de distribuição do sinal de relógio e em caracterização de células SRAM considerando RTS. Contudo, simulações Monte Carlo exigem tempo de execução elevado. A fim de acelerar a análise do impacto de variabilidade em biblioteca de células este trabalho apresenta duas alternativas aMonte Carlo: 1) propagação de erros usando aproximação linear de primeira ordem e 2)Metodologia de Superfície de Resposta (RSM). As técnicas são validados usando circuitos de nível comercial, como a rede de clock de um chip comercial utilizando a tecnologia de 90nm e uma biblioteca de células usando um nó tecnológico de 32nm. |
| Palavra-Chave: Microeletrônica, projeto auxiliado por computador, ruído de baixa freqüência, confiabilidade de circuitos integrados, método Monte Carlo. |
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Aluno:
Thiago Menegotto
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| Título: Estudo das Ressonâncias de Plasmon em Filmes Silicatos com Nanopartículas de Ag Intinerantes |
| Orientador: Flávio Horowitz |
| Área de Pesquisa: Caracterização Físico-Químico de Materiais |
| Data da Defesa: 05/05/2011 |
| Resumo: Neste trabalho, estudou-se o comportamento da ressonância de plasmon de
superfície de camadas de nanopartículas metálicas de prata envoltas por dióxido de
silício ou sobre superfícies desse material.
Os filmes produzidos tiveram suas propriedades estruturais caracterizadas
por microscopia eletrônica de transmissão, enquanto as propriedades ópticas foram
investigadas por espectrofotometria. As nanopartículas apresentaram diâmetro
médio de 8 nm e a ressonância de plasmon desses filmes estava deslocada em
relação à previsão teórica do modelo de Maxwell Garnett. Esse deslocamento
ocorreu em direções contrárias, dependendo se a direção do campo elétrico está
paralela ou perpendicular ao plano de partículas, e foi atribuído à transferência
estática de cargas e à interação dipolar entre as nanopartículas no sistema.
A transferência estática de cargas foi considerada com base em dados
estabelecidos na literatura para prata envolta por SiO2, ao passo que duas
abordagens foram utilizadas para simular a posição da ressonância de plasmon de
tais filmes. Ambas abordagens estão inicialmente baseadas no modelo de Maxwell
Garnett, mas considerando a função dielétrica do metal modificada pela interação
dipolar entre as nanopartículas.
O primeiro modelo proposto adaptou o termo Im{A} – originalmente
sugerido para descrever o deslocamento da ressonância de plasmon devido aos
estados adsorvidos na superfície – para ajustar e simular as propriedades dos
filmes produzidos. Esse modelo apresentou bons resultados para o campo elétrico
paralelo ao plano das partículas, sobretudo para os filmes de nanopartículas de
prata enterradas em SiO2. Entretanto, a posição do pico de ressonância para o
campo elétrico ortogonal ao plano das partículas prevista pelo método com Im{A}, a incidências oblíquas da luz, não está em concordância com a posição da ressonância medida.
A segunda abordagem conectou o modelo de Maxwell Garnett à teoria
dipolar de interação entre as partículas em sistemas bidimensionais, desenvolvida
por Persson e Liebsch. Essa abordagem permitiu descrever corretamente a posição da ressonância de plasmon, tanto para acoplamento perpendicular, quanto paralelo 13 do campo elétrico no filme com nanopartículas e possibilitou relacionar as características estruturais da amostra aos parâmetros de simulação.
Os modelos também foram aplicados em uma amostra que apresentou
significativa deterioração após sua produção. A comparação entre as simulações e
os resultados experimentais foi bastante satisfatória, dentro das aproximações
impostas pelo modelo utilizado, como distribuição uniforme de partículas idênticas.
Isso indica que essas abordagens representam uma ferramenta muito útil para
determinar o comportamento de dispositivos baseados em filmes finos com
nanopartículas metálicas. |
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Aluno:
Paulo Soave
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| Título: Estudo de filmes compósitos pc/pmma para aplicação em dispositivos termo-ópticos |
| Orientador: Flávio Horowitz |
| Área de Pesquisa: Processamento Físico-Químico de Materiais e Dispositivos |
| Data da Defesa: 10/12/2010 |
| Resumo: Os dispositivos ópticos têm atraido muita atenção do mercado e do mundo acadêmico por sua insensibilidade aos campos eletromagnéticos, assim como pela sua incorporação às redes de transmissão de dados. Porém, para esta incorporação, é necessária a redução das dimensões atuais e o aumento do desempenho. Neste sentido, este trabalho buscou desenvolver um material que pudesse substituir a sílica como base de funcionamento óptico dos dispositivos, onde os parâmetros utilizados foram o índice de refração, o coeficiente termo-óptico e a escolha da janela espectral de operação, tendo como foco o estudo do
material para um sensor de temperatura. Para tanto, combinamos o policarbonato (PC) com o polimetilmetacrilato (PMMA), que são transparentes ao espectro de luz visível, possuem índices de refração razoavelmente diferentes e apresentam valores do coeficiente termo-óptico mauito mais altos que o da sílica. Analisamos as dependências do índice de refração com o comprimento de onda (no intervalo contínuo de 400 a 800 nm do espectro eletromagnético), com a temperatura (25-85°C) e com a concentração (0-100%wt PC em PMMA), utilizando a técnica de spin coating na confecção dos filmes e a elipsometria espectral nas medidas de índice de refração e de espessura. Com a construção no laboratório de um dispositivo de aquecimento dedicado, que foi integrado ao elipsômetro, conseguimos realizar medidas in situ da variação da curva de dispersão do material em função da temperatura. Baseados nestas medidas, calculamos o efeito termo-óptico dos filmes compósitos, que variaram de −1,72 a −1,11×10−4_C−1(10 vezes maior que a da sílica), e demostramos a intonizabilidade do índice de refração de 1,49 a 1,61, com a combinação dos polímeros. Os resultados obtidos formam uma base consolidada de dados
de referência para a produção de um material com índice de refração específico, ou para utilização do efeito termo-óptico em aplicações específicas. Estes resultados, associados ao guiamento de luz, como na aplicação exemplificada de um acoplador direcional óptico e como indicado na simulação da penetração da onda evanescente, permitem visualizar a concepção otimizada de um sensor fotônico de temperatura baseado no efeito termo-óptico. |
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Aluno:
Rodrigo Possamai Bastos
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| Título: Transient-Fault Robust Systems Exploiting Quasi-Delay Insensitive Asynchronous Circuits |
| Orientador: Ricardo Reis |
| Co-orientador: Fernanda Lima e Kastensmidt |
| Área de Pesquisa: |
| Data da Defesa: 09/07/2010 |
| Resumo: Os circuitos integrados recentes baseados em tecnologias nanoeletrônicas estão significativamente mais vulneráveis a falhas transientes. Os erros gerados são assim também mais críticos do que eram antes. Esta tese apresenta uma nova virtude em termos de confiabilidade dos circuitos assíncronos quase-insensíveis aos atrasos (QDI): a sua grande habilidade natural para mitigar falhas transientes de longa duração, que são
severas em circuitos síncronos modernos. Uma metodologia para avaliar comparativamente os efeitos de falhas transientes tanto em circuitos síncronos como em circuitos assíncronos QDI é apresentada. Além disso, um método para obter a habilidade de mitigação de falhas transientes dos elementos de memória de circuitos QDI (ou seja, os C-elements) é também proposto. Por fim, técnicas de mitigação são sugeridas para aumentar ainda mais a atenuação de falhas transientes por parte dos Celements e, por consequência, também a robustez dos sistemas assíncronos QDI. |
| Palavra-Chave: projeto de sistemas robustos ou tolerantes a falhas, circuitos assíncronos QDI, falhas transientes, Soft errors, avaliação dos efeitos de falhas transientes. |
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Aluno:
Digeorgia Natalie da Silva
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| Título: An Estimation Method for Gate Delay Variability Model in Nanometer CMOS Techonology |
| Orientador: Renato Perez Ribas |
| Área de Pesquisa: |
| Data da Defesa: 11/06/2010 |
| Resumo: |
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Aluno:
Tatiana Lisbôa Marcondes
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| Título: Formação de nanopartículas de Sn e PbSe via implantação iônica em Si(100) |
| Orientador: Prof. Paulo Fichtner |
| Área de Pesquisa: |
| Data da Defesa: 11/02/2009 |
| Resumo: O silício (Si) é o material mais utilizado na fabricação de dispositivos microeletrônicos e fotovoltaicos devido às suas excelentes propriedades físicas e ao alto grau de desenvolvimento das tecnologias de produção alcançadas pela indústria. Conseqüentemente, materiais compatíveis com o Si são alternativas importantes para ampliar o desempenho e a funcionalidade das próximas gerações de dispositivos.
O principal objetivo desse trabalho foi estudar sistematicamente a formação de nanopartículas de Sn e de PbSe via implantação iônica seguida de tratamentos térmicos (síntese por feixe de íons), em substrato de silício com orientação (100). Três tipos de substratos foram considerados: substrato sem defeitos, substratos contendo sistemas de bolhas de Ne e substratos contendo cavidades vazias. A formação de nanopartículas de estanho (Sn) foi tomada como caso modelo para otimizar os parâmetros do processo de síntese por feixe de íons. O sistema composto PbSe é interessante por ser semicondutor de gap direto, sendo potencialmente útil para o desenvolvimento de dispositivos optoeletrônicos e fotovoltaicos integrados com o Si. A caracterização estrutural das amostras foi realizada através de técnicas de análise por feixes de íons, como o Retroespalhamento Rutherford (RBS), RBS em direção canalizada, detecção de partículas por recuo elástico (ERD) e através da técnica de Microscopia Eletrônica de Transmissão (TEM).
Os principais pontos estudados foram: (i) os efeitos sobre o processo de síntese de nanoppartículas causados pela amorfização da matriz durante a implantação de íons de Sn+, Pb+ e Se+; (ii) o desenvolvimento de estratégias de como evitar a amorfização através do aquecimento do substrato; (iii) a perda de material implantado durante tratamentos térmicos de alta temperatura realizados após a implantação; (iv) a decomposição de cavidades e de bolhas e das próprias nanopartículas inerente ao auto-bombardeamento iônico durante as implantações; (v) o processo de nucleação de precipitados em sítios heterogêneos como discordâncias, cavidades e bolhas; (vi) e a formação de nanopartículas em diferentes tipos de substrato.
Através da implantação de elementos muito pouco solúveis em uma matriz, espera-se a formação de nanopartículas dispersas de uma segunda fase pura (sem reagir com elementos da matriz). Neste sentido, os resultados obtidos são interessantes. Primeiro, no caso do Sn, apresentamos evidências da formação de estruturas nanoscópicas de alta estabilidade térmica, afetando o processo de nucleação e formação das fases -Sn (semicondutora) ou -Sn (metálica) usuais para sistemas massivos. Obtivemos a formação preferencial da fase -Sn, e não obtivemos evidência da formação de ligas Sn-Si ou a fase -Sn que podem ser obtidas através de processos de não equilíbrio como a co-deposição por epitaxia de feixe molecular. Por outro lado, no caso da co-implantação com íons de Pb+ e Se+, os resultados mostram ser possível formar sistemas dispersos de nanopartículas de PbSe com estequiometria e estruturas previstas em diagrama de equilíbrio para sistemas massivos. Por fim, a presença de cavidades e bolhas, apesar de influenciar na distribuição em tamanho das nanopartículas, não representa uma vantagem específica como centro de segregação e nucleação preferencial de impurezas no Si. Isso contradiz conceitos da literatura referentes ao aprisionamento de impurezas bolhas ou cavidades, usualmente considerados como técnicas para purificação de matriz, e aplicados na confecção de dispositivos microeletrônicos e fotovoltaicos. |
| Palavra-Chave: Nanopartículas, síntese, cavidades, bolhas, SiO2/Si, síntese por feixe de íons (IBS), estanho (Sn), seleneto de chumbo (PbSe), Microscopia Eletrônica de Transmissão (TEM) |
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Aluno:
Manuel Martin Perez Reimbold
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| Título: Otimização da Síntese do Projeto de Atuadores MEMS Baseados em |
| Orientador: Prof. Renato Ribas |
| Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados |
| Data da Defesa: 15/12/2008 |
| Resumo: MEMS (Micro Electro-Mechanical Systems) is an invasive small size system
that develops activities in an intelligent way, versatile and efficient
in interacting with the micro-cosmos and its mediation with the
macro-cosmos. Interactivity is a feature that makes the micro-systems
highly attractive, and its qualities of lightness, invisibility,
economy, however concerning power consumption, robustness and high
reliability are compromised. The MEMS devices are not consolidated,
mainly the actuators, what makes the Feynman concept weaker. The
problems are numerous; consequently the evolution of humankind is in
danger, as well, the success of the industry. This way, improving the
design of MEMS, particularly simulation and verification processes in
order to be semi-automatic and intelligent, is to lower the cost of
designing. It is important to highlight that the simulation has been the
most benefited feature through sophisticated research activities so far,
mainly favoring the graphic animation without despising the reached
results. On the other hand, the outcomes show just few studies were
conducted towards the optimization of the synthesis of MEMS. From these
aspects merge the purpose of this work. This is to improve the synthesis
of verification, system-level, the actuators based on MEMS elastic
deformation and dynamic electrostatic comb-drive. This is to improve the
synthesis of verification, system-level, the actuators based on MEMS
elastic deformation and dynamic electrostatic comb-drive. This is
possible through the incorporation of model input exogenous ARX
(Autoregressive with Exogenous Inputs) and the use of recursive
estimators, Least Square and Instrumental Variable, so you get the
standard stochastic the behavior of linear actuators. The comparison
with the deterministic pattern generated by FEM / BEM, allows the
testing of two models of different kinds. This adds intelligence. The
data collection, the choice of mathematical representation, the
determination of the structure of the model, the estimation of the
parameters and validation of the model topologies of the three actuators
developed were simple bridges, double bridge and double hinge;
identifying the parameters with a typical error quadratic average less
than 1% to validate these parameters in a period of not more than 0.5s.
These results show that it is highly satisfactory in the Systems Theory. |
| Palavra-Chave: MEMS; Comb-drive, Projeto, Síntese, Identificação de |
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Aluno:
Giovani Cheuiche Pesenti
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| Título: Desenvolvimeno e otimização de tecnologia CMOS com porta de silício policristalino |
| Orientador: Henry Boldinov |
| Área de Pesquisa: |
| Data da Defesa: 24/11/2008 |
| Resumo: Um chip conversor A/D (analógico/digital) foi utilizado para o desenvolvimento da
tecnologia CMOS de 5 μm com poço tipo-p e porta de silício policristalino no Laboratório
de Microeletrônica (LμE) do Instituto de Física da UFRGS.
Vários equipamentos foram adquiridos ou fabricados para o desenvolvimento desta
tecnologia. Após a fabricação do chip, medidas elétricas foram realizadas nos blocos
lógicos do circuito e em estruturas de teste. Utilizando as ferramentas de simulação do
pacote de software ISE-TCAD, o processo e os dispositivos foram simulados.
Através das medidas elétricas dos dispositivos fabricados e de medidas realizadas
durante o processo, foram obtidos os parâmetros da tecnologia CMOS, quais foram
ajustados pelo software ADS ( Advanced Design System) utilizando o modelo SPICE nível
3. A análise dos parâmetros permitiu a verificar os principais ajustes a serem feitos na lista
tecnológica, que foram a alta concentração de dopantes no poço e a alta resistência de folha
nas regiões fonte/dreno do transistor PMOS.
Como principal resultado deste trabalho, enfatizamos a integração da infra-estrutura
entre o CAD de simulação de tecnologia e dispositivos e o conjunto de equipamentos na
sala limpa do LμE, permitindo o desenvolvimento de diversas tecnologias e dispositivos
micro-estruturados. |
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Aluno:
Gustavo Reis Wilke
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| Título: Analysis and Optimization of Mesh-based Clock Distribution Architectures |
| Orientador: Ricardo Reis |
| Co-orientador: Rajeev Murgai |
| Área de Pesquisa: CAD para Microeletrônica |
| Data da Defesa: 01/09/2008 |
| Resumo: Variações ambientais e de processo representam um grande desafio a ser vencido pelas redes de distribuição de relógio. O efeito das variações nos atrasos da rede de distribuição de relógio não pode ser previsto com precisão e portanto não podem ser diretamente considerados no projeto das redes de distribuição de relógio. Estruturas baseadas em clock meshes (i.e. clock mesh, clock spines e crosslinks) são a maneira mais eficiente de proteger a rede de relógio do efeito das variações nos atrasos. Clock meshes tem sido utilizados por bastante tempo no projeto de microprocessadores e recentemente foram incluídos no fluxo de síntese de ASICs. Embora o uso de clock meshes esteja aumentando há uma grande necessidade por métodos de analise e otimização dos mesmos. Essa tese propõe soluções para ambos os problemas. Uma metodologia para permitir a simulação elétrica de clock meshes grandes é proposta. O método proposto permite que a simulação dos clock meshes seja paralelizada com um erro menor que 1%. Duas metodologias de otimização também são propostas nessa tese. A primeira consiste em um algoritmo para dimensionamento para os mesh buffers. Esse algoritmo permite que o clock skew e o consumo de potência sejam reduzidos ao custo de aumentar o clock slew. O segundo método de otimização proposto consiste em um novo projeto para os mesh buffers. O novo mesh buffer é capaz de reduzir o clock skew em 22% e o consumo de potencia em 59%. |
| Palavra-Chave: Relógio, Clock mesh, Alto desempenho, Microprocessador, Variabilidade |
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Aluno:
Leomar Soares da Rosa Junior
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| Título: Automatic Generation and Evaluation of Transistor Networks in Different Logic Styles |
| Orientador: André Reis |
| Co-orientador: Renato Ribas |
| Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados |
| Data da Defesa: 08/07/2008 |
| Resumo: Currently, VLSI design has established a dominant role in the electronics industry. Automated tools have enabled designers to manipulate more transistors on a design project and shorten the design cycle. In particular, logic synthesis tools have contributed significantly to reduce the design cycle time. In full-custom designs, manual generation of transistor netlists for each functional block is performed, but this is an extremely time-consuming task. In this sense, it becomes comfortable to have efficient algorithms to derive transistor networks automatically. There are several kinds of transistor networks arrangements. These different networks present different behaviors in terms of area, delay and power consumption. Thus, not only automatic transistor networks generation is important, but also an automated technique to evaluate and to compare the distinct switch networks is fundamental to guide designers that need to achieve efficient circuit implementations. This evaluation not necessarily needs to be an expensive electrical characterization process. It can be obtained through estimation processes capable to delivery good information about the logic cells behavior. This idea is useful for those designers that desire to generate and to evaluate potential transistor network implementations to feed standard-cell flow designs (using cell libraries), or for those designers who target the use of library-free technology mapping concept (using automatic cells generators). In this context, this work presents an automated transistor network generator able to delivery different kinds of networks in several logic styles. In order to compare these obtained networks, some estimation techniques are employed. A comparison is done over a set of Boolean function benchmarks, showing the advantages of using alternative logic styles over the traditional Complementary Series-Parallel CMOS (CSP CMOS). |
| Palavra-Chave: Transistor Networks, Logic Cells, Technology Mapping, Switch Theory. |
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Aluno:
Fernando da Rocha Paixão Cortes
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| Título: Analysis, Design and Implementation of Analog/RF Blocks Suitable for a Multi-Band Analog Interface for CMOS SOCs |
| Orientador: Prof. Sergio Bampi |
| Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados |
| Data da Defesa: 18/01/2008 |
| Resumo: The development of IC technologies coupled with the demand for more digital signal processing integrated in a single chip has created an increasing need for design of mixed-signal systems in CMOS technology. In (FABRIS, 2005), a general analog interface architecture targeted to mixed-signal systems on-chip applications was developed and implemented, which is composed by a fixed analog cell (FAC), that translates the input signal to a processing frequency, and a digital block, that processes the signal. The focus of this thesis is to analyze, design and implement analog/RF building blocks suitable for this system. First, a set of system specifications is developed and verified through system level simulations for the FAC system, aiming the signal processing of the three target applications: FM, video and digital cellular frequency bands. Then, a fully CMOS integrated dual-conversion heterodyne front-end architecture with 2 active mixers and a variable-gain amplifier is presented, enumerating and proposing solutions for the design challenges and methodology. The stand-alone building blocks and the front-end system are designed and implemented in IBM 0.18µm CMOS process, presenting simulations and experimental data. |
| Palavra-Chave: Mixed-Signal, CMOS Analog/RF Design, Frequency Translation, Mixer, Gilbert Cell, Variable Gain Amplifier. |
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Aluno:
Gabriel Vieira Soares
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| Título: Propriedades Físico-químicas e Características Elétricas de Estruturas Dielétrico/SiC |
| Orientador: Profa. Fernanda Chiarello Stedile |
| Área de Pesquisa: Processamento Físico-Químico de Materiais e Dispositivos/Caracterização Físico-Químico de Materiais. |
| Data da Defesa: 11/01/2008 |
| Resumo: Na presente Tese, foi investigado o efeito de tratamentos térmicos reativos nas propriedades físico-químicas e, em alguns casos, nas propriedades elétricas de filmes de SiO2 crescidos termicamente sobre carbeto de silício. Foram abordados os principais processos que visam melhorar as propriedades elétricas da interface SiO2/SiC: reoxidação em O2 e H2O (vapor d água) e tratamentos térmicos em H2 e NO. Na etapa em que foi investigado o efeito da temperatura de reoxidação em estruturas SiO2/SiC, foram utilizadas técnicas de microscopia de força atômica e análise por reação nuclear, que nos permitiram concluir que uma reoxidação em O2 realizada a baixa temperatura reduz a rugosidade da interface, enquanto que uma reoxidação em alta temperatura aumenta a sua rugosidade, provavelmente aumentando os defeitos eletricamente ativos dessa estrutura. Na segunda etapa, investigamos a incorporação, distribuição em profundidade e dessorção de hidrogênio no sistema SiO2/SiC utilizando análises por reações nucleares. Observamos uma ligação química do hidrogênio muito mais forte com a estrutura SiO2/SiC e com SiC do que no caso do SiO2/Si e do Si. O efeito de tratamentos térmicos em atmosfera de NO e O2 feitos em diferentes seqüências também foi investigado. Através de análises por Espectroscopia de Fotoelétrons induzidos por Raios-X, análises com feixes de íons e curvas Capacitância-Voltagem, foi observada uma forte troca isotópica entre o oxigênio da fase gasosa e o oxigênio do filme dielétrico, além do benéfico efeito do nitrogênio nas propriedades elétricas da interface SiO2/SiC. As investigações da incorporação de vapor d água nos filmes de SiO2 crescidos sobre SiC e sobre Si, feitas utilizando análises com feixes de íons, mostraram diferenças marcantes na interação da água com as duas estruturas. Houve maior incorporação de oxigênio no filme pré-existente de SiO2 sobre SiC do que em SiO2/Si, evidenciando uma maior concentração de defeitos nesses filmes sobre SiC. Hidrogênio também foi incorporado em maiores quantidades nas estruturas SiO2/SiC em regiões defeituosas do filme dielétrico e da interface SiO2/SiC. Esforços para relacionar as propriedades físico-químicas observadas com as propriedades elétricas das estruturas foram feitos ao longo de todo o trabalho. |
| Palavra-Chave: SiC, SiO2, características elétricas, transporte atômico, análise por feixe de íons; |
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Aluno:
Ricardo Cunha Gonçalves da Silva
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| Título: lògica Quartenária de Alto Desempenho e Baixo Consumo para Circuitos VLSI |
| Orientador: Prof. Henri Ivanov Boudinov |
| Co-orientador: Prof. Luigi Carro |
| Área de Pesquisa: Processamento Físico-Químico de Materiais e Dispositivos / Concepção de Circuitos e Sistemas Integrados |
| Data da Defesa: 17/12/2007 |
| Resumo: Desde a década de 60, o aprimoramento das técnicas de fabricação de circuitos integrados que usam lógica binária, tem levado ao aumento exponencial na densidade de dispositivos, melhoria do desempenho, redução da energia consumida e redução dos custos de fabricação dos circuitos integrados no estado da arte. Esse avanço tem sido alcançado historicamente pela miniaturização dos dispositivos que, já em escala nanométrica, começam a encontrar limites físicos para a sua redução. Com o intuito de dar continuidade ao avanço tecnológico, muitos trabalhos têm proposto a compactação da informação através do uso de lógica não binária como solução alternativa para a melhoria de desempenho de circuitos no estado da arte. Nesse sentido, diversos trabalhos foram desenvolvidos em diferentes tecnologias que vão de circuitos bipolares a dispositivos quânticos, entretanto, até o presente momento, nenhuma tecnologia demonstrou ao mesmo tempo os requisitos de desempenho, consumo, área e confiabilidade, necessários à aplicação em circuitos de alta escala de integração. Este trabalho apresenta uma nova família de circuitos de lógica quaternária com alto desempenho, baixos consumo e área e que usa tecnologia CMOS. Os circuitos desenvolvidos neste trabalho fazem uso de três fontes de alimentação e até oito diferentes transistores com diferentes tensões de limiar para realizar a lógica quaternária. São apresentados circuitos elementares como inversores e circuitos literais e com eles construídos circuitos aritméticos e multiplexadores. Os circuitos são simulados com a ferramenta SPICE usando a tecnologia TSMC 0,18 µm e os resultados são comparados com circuitos equivalentes em lógica binária. Na comparação de um somador completo quaternário de quatro bits, por exemplo, com o circuito equivalente em lógica binária, a implementação quaternária apresenta melhoria 55% na velocidade, 63% no consumo de potência e utiliza pouco mais de duas vezes o número de transistores. Este trabalho também propõe o uso de lógica quaternária em FPGA e são desenvolvidos blocos lógicos programáveis quaternários. Resultados de mapeamento lógico de circuitos aritméticos em blocos lógicos programáveis apresentam grande redução em área e consumo de potência na implementação quaternária quando comparado aos equivalentes binários. Em alguns circuitos quaternários, o consumo de potência e o número de transistores usados são reduzidos a 3% do consumo e do número de transistores usados nos circuitos equivalentes binários, enquanto o atraso crítico é duas vezes maior do que o atraso crítico binário. |
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Aluno:
Cristiano Lazzari
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| Título: Transistor Level Automatic Generation of Radiation-Hardened Circuits |
| Orientador: Prof. Ricardo Augusto da Luz Reis |
| Área de Pesquisa: Ferramentas de CAD para Circuitos Integrados |
| Data da Defesa: 03/12/2007 |
| Resumo: Deep submicron (DSM) technologies have increased the challenges in circuit designs due to geometry shrinking, power supply reduction, frequency increasing and high logic density. The reliability of integrated circuits are significantly reduced as a consequence of the susceptibility to crosstalk and substrate coupling. In addition, radiation effects are also more significant because particles with low energy, without importance in older technologies, start to be a problem in DSM technologies. All these characteristics emphasize the need for new Electronic Design Automation (EDA) tools. One of the goals of this thesis is to develop EDA tools able to cope with these DSM challenges. This thesis is divided in two major contributions. The first contribution is related to the development of a new methodology able to generate optimized circuits in respect to timing and power consumption. A new design flow is proposed in which the circuit is optimized at transistor level. This methodology allows the optimization of every single transistor according the capacitances associated to it. Different from the traditional standard cell approach, the layout is generated on demand after a transistor level optimization process. Results show an average 11% delay improvement and more than 30% power saving in comparison with the traditional design flow. The second contribution of this thesis is related with the development of techniques for radiation-hardened circuits. The Code Word State Preserving (CWSP) technique is used to apply timing redundancy into latches and flipflops. This technique presents low area overhead, but timing penalties are totally related with the glitch duration is being attenuated. Further, a new transistor sizing methodology for Single Event Transient (SET) attenuation is proposed. The sizing method is based on an analytic model. The model considers independently pull-up and pull-down blocks. Thus, only transistors directly related to the SET attenuation are sized. Results show smaller area, timing and power consumption overhead in comparison with TMR and CWSP techniques allowing the development of high frequency circuits, with lower area and power overhead. |
| Palavra-Chave: DSM |
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Aluno:
Gustavo Neuberger
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| Título: Protecting Digital Circuits Against Time Violations Due to Process Variations |
| Orientador: Prof. Ricardo Augusto da Luz Reis |
| Co-orientador: Profa. Fernanda Lima Kastensmidt |
| Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados |
| Data da Defesa: 03/09/2007 |
| Resumo: Com o desenvolvimento da tecnologia CMOS, os circuitos estão cada vez mais sujeitos a variabilidade no processo de fabricação. Variações estatísticas de processo são um ponto crítico nas estratégias de projeto de circuito para garantir um alto yield em tecnologias sub-100nm. Neste trabalho apresentamos uma técnica de medição on-chip para caracterizar violações de tempo de hold de flip-flops em caminhos lógicos curtos, que são geradas por incertezas de borda de relógio em projetos síncronos. Usando uma circuito programável preciso de geração de skew de relógio, uma resolução de medida de ~1ps foi alcançada para emular condições de corrida. Variações estatísticas de violações de tempo de hold foram medidas em tecnologias CMOS de 130nm e 90nm, para diferentes configurações de caminhos lógicos curtos e registradores, e também para diferentes condições de temperatura e tensão de alimentação. Essas violações são um aspecto crítico em grandes projetos com milhares de caminhos curtos, pois se apenas um desses caminhos falhar, todo o circuito não vai funcionar em nenhuma frequência. Usando os resultados experimentais obtidos, a variabilidade foi dividida entre sistemática e randômica usando métodos matemáticos. Testes de normalidade foram aplicados a esses dados para checar se eles são distribuições Gaussianas normais ou não. A probabilidade de violação de tempo de hold considerando nossos dados medidos e skews de relógio típicos foram calculados, mostrando que o problema de violação de tempo de hold está aumentando com o avanço da tecnologia. Finalmente, um algoritmo para proteger circuitos digitais contra violações de tempo de hold em caminhos curtos é apresentado. |
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Aluno:
Alessandro Gonçalves Girardi
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| Título: Automação do Projeto de Módulos CMOS Analógicos usando Associações Trapezoidais de Transistores |
| Orientador: Prof. Sergio Bampi |
| Área de Pesquisa: Concepção de Circutos e Sistemas Integrados |
| Data da Defesa: 02/03/2007 |
| Resumo: A metodologia de projeto semi-customizado usando associações trapezoidais de transistores ( TATs) é especialmente viável para o projeto de circuitos integrados mistos analógico - digitais. Vários trabalhos foram desenvolvidos demonstrando exemplos de aplicações que geraram bons resultados utilizando esta metodologia. Entretanto, ficou evidente a falta de ferramentas de CAD apropriadas para automatizar o processo de síntese dos circuitos. Para preencher esta lacuna, foi desenvolvido o LIT, uma ferramenta de CAD especializada na geração do layout de células analógicas utilizando associações de transistores. O principal desafio da técnica de associações trapezoidais é a escolha adequada da associação equivalente ao transistor simples, de modo que os efeitos negativos da substituição deste transistor no desempenho do circuito sejam os menores possíveis. Podem existir diversas opções de associações equivalentes, e a escolha da mais adequada nem sempre é uma tarefa direta e intuitiva. O objetivo deste trabalho é a criação de ferramentas de auxílio ao projeto de circuitos analógicos utilizando a técnica de associação série-paralela de transistores MOS ( Metal-Oxide-Semiconductor ), desde o dimensionamento do circuito até a descrição do layout em formato de troca. Pretende-se fazer com que o tempo total de projeto seja reduzido e seus custos diminuídos. Além disso, o projeto visando a manufaturabilidade, de fundamental importância em tecnologias sub-micrométricas, também é abordado na ferramenta através da busca pela regularidade do layout. Um novo conceito de associação de transistores é introduzido: a associação do tipo T ( TST T- Shaped Transistor ). Esta associação caracteriza-se por seu formato trapezoidal, porém sem limite quanto ao tamanho dos transistores unitários, os quais são considerados, em trabalhos anteriores sobre TATs ( associações trapezoidais de transistores ), como sendo todos iguais. Assim, uma ou duas variáveis livres a mais ficam disponíveis ao projetista, dando a liberdade da escolha de até quatro dimensões para os TSTs, o que faz com que o projeto se torne mais flexível. A modelagem deste tipo de associação é desenvolvida neste trabalho de modo que os efeitos de segunda ordem sejam previstos no desempenho geral do circuito e a verificação experimental comparada com simulações. |
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