PgMicro

Resumo: Este trabalho introduz o conceito de cortes k e cortes kl sobre um circuito mapeado, em uma representação netlist. Esta nova abordagem é derivada do conceito de cortes k e cortes kl sobre AIGs (and inverter graphs), respeitando as diferenças entre essas duas formas de representar um circuito. As principais diferenças são: (1) o número de entradas em um nodo do grafo, e (2) a presença de inversores e buffers de forma explícita no circuito mapeado. Um algoritmo para enumerar cortes k e cortes kl é proposto e implementado. A principal motivação de usar cortes kl sobre circuitos mapeados é para realizar otimizações locais na síntese lógica de circuitos digitais. A principal contribuição deste trabalho é uma abordagem nova de remapeamento iterativo, utilizando cortes kl, reduzindo a área do circuito e respeitando as restrições de temporização do circuito. O uso de portas lógicas complexas pode potencialmente reduzir a área total de um circuito, mas elas precisam ser escolhidas corretamente de forma a manter as restrições de temporização do circuito. Ferramentas comerciais de síntese lógica trabalham melhor com portas lógicas simples e não são capazes de explorar eventuais vantagens em utilizar portas lógicas complexas. A abordagem proposta de remapeamento iterativo utilizando cortes kl é capaz de explorar uma quantidade maior de portas lógicas com funções lógicas diferentes, reduzindo a área do circuito, e mantendo as restrições de temporização intactas ao fazer uma checagem STA (análise temporal estática). Resultados experimentais mostram uma redução de até 38% de área na parte combinacional de circuitos para um subconjunto de benchmarks IWLS 2005, quando comparados aos resultados de ferramentas comerciais de síntese lógica. Outra contribuição deste trabalho é um novo modelo de rendimento(yield) para fabricação de circuitos integrados (IC) digitais, considerando problemas de resolução da etapa de litografia como uma fonte de diminuição do yield. O uso de leiautes regulares pode melhorar bastante a resolução da etapa de litografia, mas existe um aumento de área significativo ao se introduzir a regularidade. Esta é a primeira abordagem que considera o compromisso (trade off) de portas lógicas com diferentes níveis de regularidade e diferentes áreas durante a síntese lógica, de forma a melhorar o yield do projeto. A ferramenta desenvolvida de remapeamento tecnológico utilizando cortes kl foi modificada de forma a utilizar esse modelo de yield como função custo, de forma a aumentar o número de amostras (dies) bons por lâmina de silício (wafer), com resultados promissores.

Palavra-Chave: circuitos digitais, síntese lógica, mapeamento tecnológico, enumeração de cortes, análise temporal estática, remapeamento, litografia.

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Aluno: Eduardo Pitthan Filho

Título: Filmes de SiO2 depositados e crescidos termicamente sobre SiC: Caracterização Físico-Química e Elétrica

Orientador: Fernanda Chiarello Stedile

Área de Pesquisa: Caracterização Físico-Química de Materiais

Data da Defesa: 11/03/2013

Resumo: O carbeto de silício (SiC) é um semicondutor com propriedades adequadas para substituir o silício em dispositivos eletrônicos em aplicações que exijam alta potência, alta freqüência e/ou temperatura. Além disso, um filme de dióxido de silício (SiO2) pode ser crescido termicamente sobre o SiC de maneira análoga a sobre silício, permitindo que a tecnologia já existente para a fabricação de dispositivos utilizando Si possa ser adaptada para o caso do SiC. No entanto, filmes crescidos termicamente sobre SiC apresentam maior densidade de defeitos eletricamente ativos na região interfacial SiO2/SiC que no SiO2/Si. Assim, compreender a origem e os parâmetros que afetam essa degradação elétrica é um importante passo para a tecnologia do SiC. A primeira parte deste trabalho teve como objetivo compreender o efeito de parâmetros de oxidação (pressão de oxigênio e tempo de oxidação) no crescimento térmico de filmes de dióxido de silício sobre substratos de carbeto de silício. As oxidações foram realizadas em ambiente rico em 18O2 e a influência na taxa de crescimento térmico dos filmes de Si18O2 e nas espessuras das regiões interfaciais formadas entre o filme dielétrico e o substrato foram investigadas utilizando análises por reação nuclear. Para correlacionar as modificações nas propriedades investigadas com as propriedades elétricas das amostras, estruturas metal-óxidosemicondutor foram fabricadas e levantamento de curvas corrente-voltagem e capacitânciavoltagem foi realizado. Com isso, pretendeu-se melhor compreender a origem da degradação elétrica gerada pela oxidação térmica no SiC. Observou-se que a taxa de crescimento térmico dos filmes de SiO2 depende de um parâmetro dado pelo produto do tempo de oxidação e da pressão de oxigênio, para as condições testadas. O deslocamento da tensão de banda plana com relação ao valor ideal mostrou-se igualmente dependente desse parâmetro, indicando que uma maior degradação elétrica na região interfacial SiO2/SiC ocorrerá conforme o filme fica mais espesso devido ao aumento dos parâmetros investigados. Não observaram-se modificações nas espessuras da região interfacial SiO2/SiC e na tensão de ruptura dielétrica dos filmes de SiO2 atribuídas aos parâmetros de oxidação testados. Na segunda parte deste trabalho, visando minimizar a degradação elétrica da região interfacial SiO2/SiC gerada pela oxidação térmica do SiC, propôs-se crescer termicamente, em uma condição mínima de oxidação, um filme muito fino e estequiométrico de SiO2, monitorado por espectroscopia de fotoelétrons induzidos por raios X. Para formar filmes mais espessos de SiO2 e poder fabricar estruturas MOS, depositaram-se filmes de SiO2 por sputtering. As espessuras e estequiometria dos filmes depositados foram determinadas por espectrometria de retroespalhamento Rutherford com ou sem canalização. As estruturas MOS em que o filme fino de SiO2 foi crescido termicamente antes da deposição apresentaram menor deslocamento da tensão de banda plana com relação ao valor ideal e maior tensão de ruptura dielétrica do que as amostras em que o filme foi apenas crescido termicamente ou apenas depositado, confirmando a minimização da degradação elétrica da região interfacial SiO2/SiC pela rota proposta. O efeito de um tratamento térmico em ambiente inerte de Ar nas estruturas também foi investigado. Observou-se uma degradação elétrica na região interfacial SiO2/SiC devido a esse tratamento. Análises por reação nuclear indicaram que o filme fino crescido termicamente não permaneceu estável durante o tratamento térmico, perdendo oxigênio para o ambiente gasoso e misturando os isótopos de oxigênio do filme crescido termicamente com o do filme depositado.

Palavra-Chave: Carbeto de silício, dióxido de silício, oxidação térmica, deposição por sputtering, estrutura MOS, análises por feixe de íons.

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Aluno: Lorenzo Petroli

Título: Avaliação de um Modelo para Integridade de Sinais em Circuitos Eletrônicos Complexos

Orientador: Fernanda Gusmão de Lima Kastensmidt

Área de Pesquisa: Teste de Circuitos e Sistemas Eletrônicos

Data da Defesa: 17/01/2013

Resumo: Uma das características mais marcantes das gerações atuais é a necessidade por armazenar e acessar cada vez mais informação em dispositivos cada vez menores. O desenvolvimento de tais equipamentos é, por si só, uma área de conhecimento incrivelmente especializada e que possui desafios que flertam a todo o instante com os limites da física. Um deles são interações entre circuitos conhecidas como interferências eletromagnéticas EMI (do inglês ElectroMagnetic Interference) e seu comportamento é estudado e combatido através de uma área conhecida como Integridade de Sinais. Neste cenário, esta dissertação tem por objetivo trazer ao leitor uma introdução ao mundo da Integridade de Sinais, desenvolvendo didaticamente modelos utilizados em cálculos de robusteza a interferência eletromagnética. É objetivo, também, apresentar e avaliar os trabalhos acadêmicos mais atuais da área, agregando valor comercial aos mesmos por aplicá-los a um projeto comercial típico e comparar com resultados experimentais. Quando da introdução à aplicação comercial que seria utilizada nos testes, expansões ao modelo de interconexões simples que se fazem necessárias em ambientes de múltiplas linhas de transmissão são expostas. Finalmente, análises de integridade de sinal foram feitas em um par diferencial de interconexões. Sua resposta foi analisada em um espectro de freqüência que variou de aproximadamente 0GHz até 10GHZ. Para efeitos de comparação, juntamente com as medidas efetuadas em uma placa prototipada e as simulações obtidas com a aplicação do modelo alvo, também foram feitos testes utilizando o ADS, uma ferramenta largamente utilizada no estudo de integridade de sinal de projetos eletrônicos. Conforme dito na análise dos resultados, é possível concluir que o modelo sob avaliação apresenta um resultado de alta confiabilidade para freqüências relativamente baixas. Conforme as freqüências ultrapassaram 4GHz, entretanto, desvios, possivelmente produzidos por pequenas variações nos valores calculados para indutâncias e capacitâncias mútuas, afetam significativamente a qualidade e veracidade do cálculo.

Palavra-Chave: Integridade de Sinal, Interferência Eletromagnética, linhas de transmissão, modelo RLCG.

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Aluno: Jerson Paulo Guex

Título: Utilizando Folding no Projeto de Portas Lógicas Robustas à Variabilidade de Processo

Orientador: Ricardo Reis

Área de Pesquisa:

Data da Defesa: 17/12/2012

Resumo: Este trabalho visa explorar técnicas de projeto de células que possibilitem a minimização dos efeitos da variabilidade de processo sobre o comportamento elétrico dos circuitos integrados. Para este trabalho foram abordados aspectos de regularidade, principalmente na camada de polisilício. A técnica de folding foi explorada em conjunto com a regularidade como possível metodologia de projeto voltada para a minimização dos efeitos da variabilidade de processo. Leiautes de portas lógicas complexas e básicas foram criadas utilizando tecnologia em 65nm. Os netlists dos leiautes extraídos foram simulados utilizando modelos que refletiam os efeitos da variabilidade sobre os parâmetros tecnológicos mais afetados pela variabilidade de processo. Os parâmetros selecionados para este experimento foram a largura (W) e comprimento (L) do canal do transistor, espessura do óxido de porta (Tox) e a mobilidade (μ0) das cargas. Os dados referentes ao pior caso envolvendo atraso e potência consumida de cada porta foram utilizados como métricas de comparação. Os resultados encontrados demonstram que a utilização da técnica de folding juntamente com aspectos de regularidade tornaram os experimentos menos sensíveis às variações do processos de manufatura de circuitos integrados. Essas reduções de sensibilidade chegaram em algumas situações à 33.22% para as portas básicas e de 28.96% para as portas complexas. A adição de folding e regularidade da camada de polisilício, trazem desvantagens significativas em área e potência consumida de cada porta. Pelos experimentos realizados é possível verificar aumento superior a 100% em área de algumas portas e de até 20.54% de aumento em potência. A união destas duas técnicas pode ser utilizada para tornar, por exemplo, o caminho crítico de um circuito integrado mais robusto quanto as variações de temporização e de potência.

Palavra-Chave: Leiaute de células, variabilidade de processo , DFM, folding de transistores, microeletrônica

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Aluno: Fábio Pires Itturriet,

Título: Exploração Adaptativa de Paralelismo sob Restrições Físicas e de Tempo Real em Sistemas Embarcados Tolerantes a Falhas

Orientador: Luigi Carro

Área de Pesquisa:

Data da Defesa: 29/11/2012

Resumo: A constante redução nas dimensões dos transistores foi o principal combustível capaz de manter o crescente desempenho exigido por aplicações. Ao mesmo tempo, as tensões de alimentação dos circuitos também são reduzidas a cada novo nó tecnológico, fazendo com que partículas como nêutrons e partículas alpha, portando quantidades de energia cada vez menores sejam capazes de gerar os chamados soft errors, que impactam diretamente na redução da confiabilidade dos sistemas embarcados atuais. Isto faz com que a implementação de técnicas de tolerância a falhas se tornem praticamente obrigatórias para tecnologias atuais e futuras. Estes mesmos sistemas embarcados, como smartphones, devem apresentar alto poder de processamento, visando atender um crescente conjunto de aplicações de natureza heterogênea, consumindo a mínima potência possível. Nestes sistemas, algumas dessas principais aplicações como codec GSM, cancelamento de eco acústico, processamento de áudio e vídeo apresentam em comum a necessidade de multiplicar matrizes de diferentes dimensões em determinados intervalos de tempo. Pensando nestas demandas, será proposta a arquitetura RA3, cujo objetivo é executar o algoritmo de multiplicação de matrizes em paralelo com a técnica de tolerância a falhas conhecida na literatura como ABFT, visando a aumentar a confiabilidade da mesma. Além disso, a RA3 possui uma estrutura adaptativa que permite que unidades internas como memórias, multiplicadores e somadores sejam ligadas ou desligadas através da aplicação da técnica de power gating em tempo de execução, conforme restrições impostas pela largura da banda de memória, power budgets e deadlines impostos por aplicações de tempo real, visando executar tarefas consumindo a mínima potência possível. Para avaliar as funcionalidades propostas, dois estudos de caso reais são apresentados e o comportamento da arquitetura é avaliado sobre diversos aspectos como desempenho, área, consumo de potência e cobertura de falhas. Finalmente é possível comprovar que a adaptabilidade proposta pela arquitetura RA3 permite que seja encontrada, em diversos cenários, a quantidade exata de recursos necessários para executar determinadas aplicações sem comprometer as restrições impostas principalmente no consumo de potência e por aplicações com deadlines críticos, mantendo ainda altas taxas de cobertura de falhas.

Palavra-Chave: arquiteturas adaptativas, tolerância a falhas, sistemas embarcados

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Aluno: João Batista Seabra de Azevedo

Título: Metodologia de Simulação Mista para Memórias Magnéticas Termicamente Assistidas Visando Teste

Orientador: Ricardo Reis

Área de Pesquisa:

Data da Defesa: 14/11/2012

Resumo: Memória magnética de acesso randômico (MRAM) é uma tecnologia emergente. Dentre as metodologias de escrita para este tipo de dispositivos a assistência térmica é a que oferece maior vantagem devido à seletividade, somente uma linha de campo magnético e possibilidade de ser altamente integrada. Neste trabalho, é proposto um ambiente de simulação misto de sinais para testar dispositivos do tipo TAS-MRAM. O ponto de partida é o conhecimento de como funcionam os diferentes simuladores de circuitos analógicos e digitais. Também, é necessário o conhecimento da física por trás desta tecnologia emergente para possibilitar a implementação de um modelo confiável. O estudo realizado desenvolve dois modelos simplificados de TAS-MRAM e um compilador de memória. Com a ajuda destes modelos, do compilador de memória e de uma ferramenta de simulação de sinais mistos foi possível realizar a simulação de matrizes de memórias magnéticas termicamente assistidas em diferentes níveis abstração. Palavras-

Palavra-Chave: memórias não voláteis, Spintrônica, TAS-MRAM, teste, ambiente de simulação misto, microeletrônica

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Aluno: Felipe dos Santos Marranghello

Título: A Novel Analytical Delay Modeling for CMOS Logic Gates

Orientador: RENATO PEREZ RIBAS

Co-orientador: André Inácio Reis

Área de Pesquisa:

Data da Defesa: 19/10/2012

Resumo: This work studies analytical delay modeling for static CMOS logic gates. Delay models have been widely discussed in literature over the years as an alternative to electrical simulations that can be very time consuming. These models can be applied in the task of characterizing a standard cell library as well as in the optimization of digital circuits. This thesis presents an extensive overview of previous work on analytical delay models. Different strategies are discussed in order to allow the reader a clear understanding of the evolution of such models. This study shows that there is still a room for better modeling of many effects that had small impact on previous technologies but are gaining importance as dimensions shrink. A delay model is derived in order to obtain better agreement with electrical simulations than existing work. This thesis also discussed the transient behavior of static CMOS gates. The influence of input transition time, output load and transistor sizing is treated. Moreover, the impact of having multiple devices switching is also taken into account.

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Aluno: Mayler Gama Alvarenga Martins

Título: Functional Composition and Applications

Orientador: André Inacio Reis

Co-orientador: Renato Perez Ribas

Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados

Data da Defesa: 04/09/2012

Resumo: This work presents functional composition (FC) as a new paradigm for combinational logic synthesis. FC uses a bottom-up approach to synthesize Boolean functions, able to know the costs of intermediate sub-functions and explore a larger number of different candidate combinations. These are advantages when compared to top-down behavior of functional decomposition. FC presents great flexibility to implement algorithms with optimal or suboptimal results for different applications. The proposed strategy presents good results for synthesis of Boolean functions targeting different technologies. FC is based on the following principles: (1) the representation of logic functions is done by a bonded pair of functional and structural representations; (2) the algorithm starts from a set of initial functions; (3) simpler functions are associated to create more complex ones; (4) there is a partial order, enabling dynamic programming; (5) a set of allowed functions can be used in order to reduce execution time/memory consumption. This thesis presents functional composition algorithms for Boolean factoring, including optimal factoring, Boolean factoring considering the exclusive-OR operator, minimum decision chain computation and synthesis of functions considering only majority and inverter logic gates.

Palavra-Chave: Boolean function, logic synthesis, functional composition, minimum decision chain, Boolean factoring, exclusive-OR, majority gate

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Aluno: FÁBIO FEDRIZZI VIDOR

Título: Study of the Hysteretic Behavior in ZnO Nanoparticle Thin-Film Transitors

Orientador: Gilson Inacio Wirth

Área de Pesquisa: Caracterização e modelamento de dispositivos eletrônicos

Data da Defesa: 28/08/2012

Resumo: During the last decades, the interest in flexible electronics has arisen. Systems that present benefits such as low cost, improved performance, transparency, reliability and better environmental credential are being extensively researched by several groups. Thin-film transistors have good potential concerning these technologies. Therefore, ZnO-based devices have been attracting researchers for its electrical, sensory and optical properties. In this work, ZnO nanoparticles were used to integrate thin-film transistors, in which cross-linked PVP and PECVD-SiO2 were used as gate dielectric layer. The complete integration process targets low cost and low temperature requirements (< 200°C). For this reason, simple process techniques as spin-coating or sidewall-etchback were used. Unfortunately, there are different reliability concerns in ZnO devices, among them aging or hysteresis. An experimental investigation of the hysteresis in the transfer characteristic is performed, and a qualitative model for the observed behavior is proposed. It was observed that the hysteresis direction is affected by temperature variation when the polymeric dielectric is used. The PVP bulk polarization, the traps in nanoparticles and at the polymeric dielectric interface, as well as the desorption of oxygen molecules in the surface of the nanoparticles, were attributed as the main cause of the hysteretic behavior. Moreover, capture and release of charge carriers by traps at determined current paths in the transistor lead to discrete current fluctuations in stress tests, similar to random telegraph signal (RTS) reported in nanoscale MOSFET. This result supports the hypothesis of charge transport mechanism (percolation paths) in nanoparticulate ZnO.

Palavra-Chave: Nanoparticles, ZnO, thin-film transistors, low-cost electronics.

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Aluno: Cristiano Carafini Thielle

Título: : Desenvolvimento da Arquitetura Integrada dos Codificadores de Entropia Adaptativos ao Contexto CAVLC e CABAC do Padrão H.264/AVC

Orientador: Sergio Bampi

Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados

Data da Defesa: 21/08/2012

Resumo:

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Aluno: GUILHERME SCHWANKE CARDOSO

Título: Impacto dos Desvios de Tensão de Limiar Induzidos por Radiação Ionizante no Desempenho dos Blocos Básicos de Dois Amplificadores Operacionais Complementares

Orientador: Marcelo Soares Lubaszewski

Área de Pesquisa: Teste de Circuitos e Sistemas Eletrônicos

Data da Defesa: 27/07/2012

Resumo: Este trabalho estuda os efeitos de dose total ionizante (TID – Total Ionizing Dose) em amplificadores operacionais e em seus blocos básicos de construção. A radiação ionizante presente no espaço pode afetar o funcionamento das estruturas MOS, sendo que um dos parâmetros mais prejudicados é a tensão de limiar (Threshold Voltage). Em virtude da diferença nos mecanismos de aprisionamento de cargas nos óxidos dos transistores do tipo N e do tipo P, esses dois dispositivos exibem comportamentos distintos à medida que a dose acumulada aumenta referente à tensão de limiar. Por isso, foram investigados os comportamentos de dois tipos de amplificadores que podem ser ditos complementares entre si. Nesse contexto, através de simulações Spice desvios na tensão de limiar foram promovidos através da injeção direta no arquivo de parâmetros da tecnologia considerada. Com isso, um conjunto de simulações foi feito para gerar a estimativa da tendência de comportamento de parâmetros que qualificam o desempenho dos amplificadores operacionais, como é o caso do produto ganho largura de banda (GB), ganho DC e THD (Total Harmonic Distortion). Nesse sentido, foi possível compreender os mecanismos associados à degradação de desempenho e concluir qual das duas arquiteturas pode apresentar melhor desempenho relacionado à TID.

Palavra-Chave: Dose ionizante total (TID), efeitos da radiação em circuitos analógicos, blocos analógicos básicos, amplificadores operacionais, desvios na tensão de limiar

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Aluno: HENRIQUE LUIZ ANDRADE PIMENTEL

Título: Projeto de um Amplificador de Baixo Ruído em Tecnologia CMOS 130nm para Banda de 50MHZ a 1GHz

Orientador: Sergio Bampi

Área de Pesquisa: Projeto de Circuitos Integrados Analógicos

Data da Defesa: 25/05/2012

Resumo: O presente trabalho tem por objetivo fornecer o embasamento teórico para o projeto de um amplificador de baixo ruído (LNA – Low Noise Amplifier) em tecnologia CMOS que opere em mais de uma faixa de frequência, de modo a permitir seu uso em receptores multibanda e de banda larga. A base teórica que este trabalho abrange desde a revisão bibliográfica do assunto em questão, passando pela análise dos modelos de transistores para alta-frequência, pelo estudo das especificações deste bloco e das métricas utilizadas em projetos de circuitos integrados de RF, bem como pela revisão de topologias clássicas existentes. Com os conhecimentos acima adquiridos, foi possível realizar o projeto de um LNA diferencial de banda larga utilizando tecnologia CMOS IBM 130nm, o qual pode ser aplicado ao padrão IEEE 802.22 para rádios cognitivos (CR). O projeto é baseado na técnica de cancelamento de ruído, sendo validado após apresentar efetiva redução de figura de ruído para banda de frequência desejada, com moderado consumo de potência e utilização moderada de área de silício, devido a solução sem o uso de indutores. O LNA banda larga opera em frequências de 50Mhz a 1GHz e apresenta uma figura de ruído abaixo de 4dB, em 90% da faixa, um ganho acima de 12dB, e perda de retorno na entrada e na saída maiores que -12dB. O IIP3 e a frequência de ocorrência de compressão a 1dB com a entrada em 580MHz estão acima de 0dBm e -10dBm respectivamente. Possui consumo de 46,5mW para fonte de 1,5V e ocupa uma área ativa de apenas 0,28mm x 0,2mm.

Palavra-Chave: LNA, Amplificador de Baixo Ruído, Sistema RF, Projeto de circuitos integrados CMOS, Figura de Ruído.

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Aluno: Antônio David da Costa Souza

Título: Gerenciamento de Energia em Chip Dedicado a Dispositivos Portáteis

Orientador: Sergio Bampi

Área de Pesquisa: Projeto de Circuitos Integrados Analógicos

Data da Defesa: 11/05/2012

Resumo: Os equipamentos portáteis para garantir autonomia da rede elétrica utilizam baterias que são controladas pelas unidades de gerenciamento de energia. Os equipamentos portáteis em sua grande maioria são dispositivos que utilizam sistemas microprocessados, os quais possuem alta necessidade de reduzir o consumo indevido da bateria e assim prolongar a vida útil ou a quantidade de energia armazenada por recarga. Neste compromisso entre reduzir fortemente o consumo das baterias e aumentar a quantidade de funcionalidades e aplicativos dos equipamentos portáteis faz-se uma analise hierárquica de projeto de circuito integrado (CI) com técnicas de redução de consumo de potência. Desta forma possibilita alcançar as melhores decisões em termos de redução de consumo de potência para cada nível da hierarquia do projeto. A redução da tensão de alimentação é uma técnica eficiente de redução do consumo da bateria visto que o consumo tende a função quadrática da tensão de alimentação. Todavia os atrasos do sinal nas portas dos transistores CMOS são inversamente proporcionais a tensão de alimentação e assim a frequência de processamento dos dados tende a ser reduzida proporcional a tensão. Neste trabalho de pesquisa analisaram-se unidades de gerenciamento de energia, power management units (PMUs), que utilizam reguladores de tensão chaveados e reguladores de tensão lineares. Pode-se observar maior eficiência em regime de regulação nos reguladores chaveados, contudo estes utilizam componentes passivos LC externos que aumenta o custo de produção. Observaram-se vantagens na utilização de reguladores lineares, pois possibilitam a integração do sistema em um único chip sem grandes perdas de desempenho. Foi desenvolvido um regulador linear integrado em tecnologia CMOS da IBM 0.13 Micron 8RF através do intermédio da MOSIS. O projeto do regulador linear de baixa queda de tensão entre VIN e VOUT, low dropout (LDO), trabalha em intervalo de tensão de VIN de 2V a 1.6V e uma programação da tensão de saída VOUT entre 1.4V a 0.9V. O regulador alcançou rápida regulação de carga (320ns) para uma corrente de carga de 105mA com variação de VOUT inferior a 22mV. Uma vantagem intrínseca à regulação de carga é a capacidade de integração, on chip, do capacitor de desacoplamento 100pF.

Palavra-Chave: reguladores de tensão, regulador linear, gerenciamento de energia e dispositivos portáteis.

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Aluno: André Luis Fernandes Calduro

Título: Síntese, Fotoluminescência e Caracterização Elétrica de Nanoestruturas de ZnO

Orientador: Daniel Lorscheitter Baptista

Área de Pesquisa: Processamento Fisico Quimico de Materiais e Dispositivos

Data da Defesa: 19/04/2012

Resumo: Nanofios semicondutores de óxido metálico apresentam enorme potencial em aplicações de nano-sensoriamento de diferentes gases e substâncias químicas e biológicas, bem como na aplicação a detectores UV-visível. Neste trabalho, desenvolvemos e aperfeiçoamos a síntese de nanofios de ZnO em substratos de safira (001), silício (111) e silício (100) sob diferentes concentrações de oxigênio usando o processo de transporte de vapor-liquido-sólido (VLS). No presente trabalho, investigamos a influência da concentração de oxigênio no crescimento de nanofios de ZnO por Espectroscopia de Fotoluminescência a temperatura variável com a finalidade de estudo da mudança na concentração de defeitos. Apresentamos, ainda, caracterizações elétricas (IxV e Ixt) de nanoestruturas de ZnO sob diferentes pressões com o objetivo de estudar os defeitos envolvidos nos processos de transportes eletrônicos. Por último, propomos o desenvolvimento de micro-contatos através da técnica de microfeixe iônico e através de nanolitografia por feixe de elétrons com a finalidade de aplicações a sensores químicos, gasosos e fotodetectores.

Palavra-Chave: nanofios de óxido de zinco, síntese de nanofios, defeitos, litografia por micro-feixe de íons, mecanismo vapor-líquido-sólido, IxV e Ixt e fotoluminescência

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Aluno: Guilherme Sombrio

Título: Fotoluminescência de Nitreto de Silício Não-Estequiométrico Depositado por Sputtering Reativo

Orientador: Henri Ivanov Boudinov

Área de Pesquisa: Processamento Físico-Químico de Materiais e Dispositivos

Data da Defesa: 10/04/2012

Resumo: Nanoestruturas de silício incorporadas em matrizes dielétricas são promissoras para dispositivos optoeletrônicos. Nesse trabalho utilizamos filmes de nitreto de silício não estequiométrico depositados por sputtering reativo em substratos de silício. Os filmes foram depositados mantendo a pressão na câmara principal em 6,7 mTorr mudando a pressão parcial dos gases Ar, N2 e O2 com a finalidade de controlar a composição. As amostras foram submetidas a diversos tratamentos térmicos em atmosferas de argônio e forming gas nas faixas de temperatura de 450 até 600°C durante os tempos de 5 a 60 min. Após os tratamentos térmicos foram feitas análises de composição, usando Espectroscopia de Retroespalhamento de Rutherford (RBS) e medidos os espectros de fotoluminescência das amostras excitadas com comprimento de onda de 266 nm. As características de emissão variam de acordo com a composição da amostra medida. Os filmes de nitreto não estequiométrico que não possuem altas concentrações de oxigênio (<20%) apresentaram emissão nas regiões de 380-390 nm, 460-490 nm e 515-525 nm, resultantes das recombinações radiativas. À medida que a concentração de oxigênio aumenta, observamos que as características fotoluminescentes se alteram e uma nova banda de emissão foi medida em 318 nm (3,9 eV). Para descobrir a origem da emissão, realizamos medidas de microscopia eletrônica de transmissão e elipsometria. Nas microscopias foi observado que existem as estruturas cristalinas de -Si3N4, -Si3N4 e Si2N2O, enquanto as medidas de elipsometria revelaram que as curvas do índice de refração estão entre as de Si3N4 e SiO2, confirmando qualitativamente o resultado de retroespalhamento de Rutherford.

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Aluno: Maurício Banaszeski da Silva

Título: Circuito On-Chip para a Caracterização em Alta Escala do Efeito de Bias Temperature Instability

Orientador: Gilson Inacio Wirth

Área de Pesquisa: Caracterização e Modelagem de Dispositivos Eletrônicos.

Data da Defesa: 30/03/2012

Resumo: O trabalho propõe um circuito para caracterização estatística do fenômeno Bias Temperature Instability (BTI). O circuito tem como base uma matriz de transistores para caracterização eficiente em larga escala de BTI. O design proposto visa o estudo da variabilidade de BTI dependente do tempo em dispositivos altamente miniaturizados. Para tanto se necessita medir centenas de dispositivos, a fim de se obter uma amostra estatisticamente significante. Uma vez que variações nos tempos de estresse e medida dos dispositivos podem gerar erros no processo de caracterização, o circuito implementa em chip (on-chip) o controle dos tempos de estresse e de medida, para que ocorra uma caracterização estatística precisa. O circuito de controle implementado faz com que todos dispositivos testados tenham os mesmos tempos de estresse e os mesmos tempos de recuperação (relaxamento). Desta forma, o circuito proposto melhora significantemente tanto a área utilizada e o tempo de medida, quando comparado a alternativas anteriormente implementadas. O leiaute do circuito foi realizado no novo nó tecnológico de 28 nanômetros do IMEC.

Palavra-Chave: Bias Temperature Instability (BTI), Caracterização em Alta-escala, Transistores Nano Métricos, Confiabilidade, Degradação de Performance

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Aluno: Aline Taís da Rosa

Título: Investigação da Interaface entre Filmes Dielétricos Crescidos Termicamente e o Carbeto de Silício Monocristalino com Potencial Uso em Microeletrônica

Orientador: Fernanda Chiarelle Stedile

Área de Pesquisa: Caracterização Físico-Química de Materiais

Data da Defesa: 23/03/2012

Resumo: Na presente Dissertação, foram caracterizadas as estruturas dos filmes dielétricos (dióxido de silício) crescidos termicamente sobre carbeto de silício monocristalino (c-SiC) e as interfaces formadas. Através de análises por Espectroscopia de Fotoelétrons Induzidos por Raios-X, foi verificada a presença de uma camada interfacial de oxicarbeto de silício, gerado durante a oxidação térmica do c-SiC. Com técnicas de análise com feixe de íons (Análise por Reação Nuclear e Espectroscopia de Retroespalhamento Rutherford em geometria canalizada) foi possível determinar a espessura do filme dielétrico formado através de ajustes das curvas obtidas. Os dados de espessura foram comparados aos obtidos por Microscopia Eletrônica de Transmissão, técnica que também permitiu identificar a interface irregular entre o filme dielétrico e o substrato monocristalino através de imagens de alta resolução. A Espectroscopia de Perda de Energia de Elétrons, auxiliada pela análise de Microscopia Eletrônica de Transmissão-Varredura, permitiu verificar a existência da camada interfacial de oxicarbeto de silício através de pequenas alterações nas curvas obtidas em aquisições em perfil entre o substrato e o filme dielétrico.

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Aluno: Vinícius Valduga de Almeida Camargo

Título: Modelagem e Simulação de NBTI em Circuitos Digitais

Orientador: Gilson Inacio Wirth

Área de Pesquisa: Caracterização e Modelagem de Dispositivos Eletrônicos.

Data da Defesa: 09/03/2012

Resumo: A miniaturização dos transistores do tipo MOS traz consigo um aumento na variabilidade de seus parâmetros elétricos, originaria do processo de fabricação e de efeitos com dependência temporal, como ruídos e degradação (envelhecimento ou aging). Este aumento de variabilidade no nível de dispositivo se converte aos níveis de circuito e sistema como uma perda de confiabilidade ou de desempenho. Neste trabalho são apresentados métodos de simulação de efeitos causados por armadilhas de cargas (charge traps), como o NBTI e o RTS. Tomando como base simuladores elétricos comerciais, foi desenvolvida uma ferramenta capaz de simular a atividade das armadilhas durante uma simulação transiente. Para tanto, foi criado um componente em Verilog-A e um software de controle escrito em Perl. Dessa forma é possível analisar o impacto de traps (armadilhas) no comportamento do circuito considerando variações ambientais como tensões de operação, bem como analisar efeitos de ruído como o RTS e de aging como NBTI. Foram então desenvolvidos estudos de caso em um inversor, em um caminho crítico com cinco níveis lógicos e em uma memória SRAM de 32 bits, onde foi feita uma análise da relação do NBTI com o histórico do sinal de estresse no circuito. Em um segundo momento foi desenvolvido um método de análise do impacto de NBTI em circuitos digitais no nível de sistema, através de simulações de SSTA. Para tal estudo foi caracterizada a biblioteca NCSU FreePDK 45nm da Nangate, considerando o tempo como um corner, e então realizando-se uma simulação de SSTA em três caminhos críticos de diferentes complexidades. A fim de estudar a acuidade obtida nas simulações realizadas no nível do sistema, foram realizadas simulações com o simulador elétrico desenvolvido e comparados os resultados. Observou-se um aumento na acuidade das simulações no nível do sistema quando complexidade do circuito estudado aumenta. Tal comportamento é explicado através do teorema do limite central.

Palavra-Chave: NBTI, RTS, RTN, Simulação de Circuitos, SSTA, Microeletrônica

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Aluno: Anelise Lemke Kologeski

Título: Desenvolvimento de Técnicas Adaptativas para Tolerância a Falhas em Redes Intra-Chip

Orientador: Profa. Dra. Fernanda Kastensmidt (Instituto de Informática-UFRGS)

Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados

Data da Defesa: 22/12/2011

Resumo: Uma rede intra-chip pode oferecer melhor desempenho e escalabilidade do que um barramento tradicional, e, portanto, ela tem sido utilizada como uma arquitetura alternativa de comunicação dentro de um complexo sistema intra-chip. O uso de estruturas tolerantes a falhas em rede intra-chip está crescendo, devido ao fato de ser quase impossível produzir circuitos integrados sem qualquer defeito em tecnologias nanométricas. Consequentemente, o uso de tolerância a falhas é crucial para permitir que circuitos com alguma quantidade de defeitos ainda alcancem o mercado, incrementando o rendimento e o tempo de vida de um chip, além de garantir a correta funcionalidade do dispositivo. Com base nos resultados prévios de teste e diagnóstico, a rede intra-chip pode ter soluções embarcadas tolerante a falhas que podem proporcionar a correta comunicação na rede. Uma estratégia para manipular múltiplos defeitos nas interconexões da rede intra-chip com baixo impacto no atraso da comunicação e em energia é apresentada nesta dissertação. O método tolerante a falhas pode garantir a funcionalidade da rede com múltiplos defeitos em qualquer interconexão, e com múltiplas interconexões defeituosas. O método também pode tolerar algumas falhas em roteadores e núcleos. As técnicas propostas usam a informação do teste para adaptar o roteamento e o pacote de dados permitindo configurar as características de tolerância a falhas entre as interconexões da rede intra-chip. Uma estratégia de remapeamento pode ser associada para minimizar o impacto de algumas falhas na aplicação. Resultados para a combinação de três diferentes técnicas na rede intra-chip mostram que o atraso na comunicação pode ter impacto mínimo quando comparado com o sistema livre de falhas. Comparações tem mostrado que nossa proposta pode proporcionar uma melhor tolerância a falhas contra falhas permanentes do que Hamming. Nós mostramos que a estratégia proposta tem um impacto reduzido no desempenho e na potência enquanto que uma solução tradicional como código de Hamming tem um impacto significativo.

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Aluno: Water Enrique Calienes Bartra

Título: Walter Enrique Calienes Bartra

Orientador: Ricardo Augusto da Luz Reis

Área de Pesquisa: Ferramentas de CAD para Circuitos Integrados

Data da Defesa: 19/12/2011

Resumo: Atualmente, a simulação de falhas é um estágio importante em qualquer desenvolvimento de Circuitos Integrados. A predição de falhas comportamentais em qualquer estagio do processo é essencial para garantir que o chip desenvolvido seja bem implementado. Vários problemas podem ser conferidos e solucionados enquanto se executa a simulação. As falhas transientes mais conhecidas são os Single-Event-Upset (SEU), as quais acontecem nos circuitos de memória, e as Single-Event Transient (SET), que acontecem em circuitos de lógica combinacional. A análise do comportamento do circuito sob falhas é fundamental para a escolha de técnicas de proteção e medição da susceptibilidade aos diferentes tipos de falhas. Neste trabalho, apresenta-se uma ferramenta para simular os efeitos que acontecem quando uma fonte de falha é inserida num circuito digital, especialmente falhas SEU. Além disso, é desenvolvido o método TMR que pode verificar a existência de uma falha e inibir que esta se propague pelo circuito todo. Foram desenvolvidos módulos para simulação de circuitos analógicos como o Oscilador Controlado por Voltagem (VCO) permitindo a visualização dos efeitos de falhas nestes circuitos. A ferramenta LabVIEW da National Instruments é usada para criar o conjunto de Instrumentos Virtuais (VIs) para simular os SEUs. Esta é também usada pela simulação de SETs. Foram feitos várias simulações com as ferramentas desenvolvidas para validar sua funcionalidade os quais mostram resultados semelhantes aos descritos na literatura. As ferramentas desenvolvidas para simulação de falhas transientes em portas lógicas inserem falhas SET de forma automática sem análise prévia do sinal de saída. Usando as ferramentas de Lógica Booleana é possível obter resultados para fazer estudos estatísticos dos erros acontecidos e determinar tendências no comportamento das técnicas TMR e TMR com redundância no tempo. O modelo desenvolvido para a análise de falhas do VCO apresenta uma melhor semelhança com o resultado real que com o simulado com ferramentas comerciais.

Palavra-Chave: Confiabilidade, Simulação, Falhas, Circuitos Integrados, LabVIEW

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Aluno: Tiago Reimann

Título: Roteamento Global de Circuitos VLSI

Orientador: Prof.Dr. Ricardo Augusto da Luz Reis (Instituto de Informática-UFRGS)

Área de Pesquisa: Ferramentas de CAD para Circuitos Integrados

Data da Defesa: 25/11/2011

Resumo: Este trabalho apresenta a implementação de um roteador global de circuitos integrados capaz de tratar os problemas de roteamento atuais, utilizando como referência para avaliação os circuitos de benchmark publicados durante as competições de roteamento global realizadas durante o ACM International Symposium on Physical Design 2007 e 2008. O roteador global desenvolvido utiliza como ferramenta principal a técnica de ripup and reroute associada às técnicas de roteamento monotônico e maze routing. A ferramenta também possui características diferenciadas, com um novo método de ordenamento das redes durante a fase de rip-up and reroute. A ferramenta pode utilizar tanto MSTs quanto SMTs para construção das árvores de roteamento. Os resultados mostram que o roteador global desenvolvido é capaz de gerar resultados com boa qualidade sem nenhuma forma de ajuste (tuning) para os diferentes circuitos de benchmark. A diferença dos resultados deste trabalho em relação aos melhores resultados dos roteadores globais com código disponível, para circuitos 3D lançados no ISPD 2008 é de, em média, 1,78% na métrica de comprimento de fio sem considerar o custo das vias e de 15,56% considerando o custo da via como uma unidade de comprimento de fio (ISPD 2008).

Palavra-Chave: Roteamento Global, Síntese Física, CAD, VLSI

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Aluno: Fábio Leandro Walter

Título: Técnicas de Baixo Consumo para Módulos de Hardware de Codificação de Vídeo H.264

Orientador: Prof. Sergio Bampi (Instituto de Informática-UFRGS)

Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados

Data da Defesa: 14/10/2011

Resumo: Este trabalho trata da aplicação de técnicas de minimização de consumo de potência para blocos digitais para o algoritmo de SAD e o decodificador H.264/AVC Intra-Only. Na descrição de hardware são acrescidas as técnicas de paralelismo e pipeline. Na síntese física e lógica, incluem-se as técnicas de inativação do clock ( clock gating), múltiplas tensões de threshold, diferentes tecnologias e diferentes tensões de alimentação. A síntese é feita nas ferramentas da CadenceTM com exploração arquitetural e apresenta uma menor energia por operação, quando exigido desempenho equivalente (isoperformance ) para SAD, em baixa freqüência, alto paralelismo e, principalmente, com um estágio de pipeline. Além disso, tecnologias CMOS mais avançadas diminuem o consumo de potência dinâmica e, em alguns casos, também diminuem a potência estática por gate equivalente, se utilizadas células High-VT e tensão de alimentação a menor possível. Outro fator a ser destacado é o uso do clock gating que no caso das arquiteturas de SAD, em vez de diminuir, aumenta o consumo de potência dinâmica. Este trabalho fez a síntese do decodificador Intra-Only. O decodificador com clock gating apresenta um menor consumo de potência, mostrando um caso em que esta técnica é benéfica. Além disso, a utilização de uma tecnologia CMOS 65 nm e, consequentemente, tensão de alimentação menor, levou a uma sensível diminuição no consumo de potência em relação a outros trabalhos similares.

Palavra-Chave: Arquiteturas VLSI, low-power CMOS, decodificador Intra-Only, clock gating.

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Aluno: Eliasibe Luis de Souza

Título: Fabricação e Caracterização de um Sensor Múltiplo Sensível à Posição

Orientador: Henri Ivanov Boudinov

Área de Pesquisa: Processamento Físico-Químico de Materiais e Dispositivos

Data da Defesa: 21/09/2011

Resumo: Este trabalho aborda o design, fabricação e caracterização de um sensor óptico de posição, o múltiplo PSD (Position Sensitive Detector). O sensor é composto de 64 PSDs unidimensionais em paralelo. O PSD é um sensor do qual o sinal é uma medida direta do centro de gravidade do feixe de luz que incide sobre ele, devido ao foto-efeito lateral. O múltiplo PSD foi fabricado com tecnologia planar do silício. No processo de fabricação foram utilizadas três máscaras litográficas e realizadas duas implantações iônicas de boro para formação de uma camada tipo-p no substrato de silício tipo-n. O sensor foi caracterizado elétrica e opticamente. Da caracterização elétrica obtiveram-se informações dos contatos de alumínio e da resistência dos PSDs (resistência média de 570 kΩ), através das medidas I-V. Das medidas I-V feitas entre PSDs vizinhos obteve-se a tensão de ruptura de 25 V. A caracterização óptica mostrou que os PSDs têm boa linearidade (cerca de 0,1 % de não linearidade) e resolução melhor que 10 µm. Análises com variação de potência do feixe de luz foram realizadas. A partir de 10 µW de potência do feixe, observou-se uma saturação da sensibilidade do PSD em aproximadamente 10 mV/mm e da foto-tensão lateral em aproximadamente 60 mV, quando o feixe estava incidindo num ponto fixo na área ativa a cerca de 5 mm de um contato, numa variação da potência de 78 nW a 65 µW. Medidas de balanceamento com dois feixes também foram realizadas, sendo obtidas funções de transferência com a variação das potências dos dois feixes para distâncias entre feixes de aproximadamente 2 e 11 mm. Elas mostraram que a sensibilidade aumenta com o aumento da potencia e a distância entre os feixes. Foram feitas medidas com os dois feixes incidindo em pontos simétricos ao ponto de tensão nula. Foi verificado que, para feixes com mesma potência, a foto-tensão lateral é nula. Alterando a potência de um dos feixes, a foto-tensão lateral varia no mesmo sentido da variação entre as potências dos feixes. Essa medida confirma a utilização do dispositivo como um diferenciador de sinal óptico, que pode ser usado em várias aplicações, e.g. em um espectrômetro diferencial.

Palavra-Chave: Sensor Óptico Sensível à Posição, PSD - Position Sensitive Detector, Junção P-N, Foto-efeito Lateral, Diferenciação de Sinal Óptico.

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Aluno: Felipe de Andrade Pinto

Título: Posicionamento Visando Redução do Comprimento das Conexões

Orientador: Prof. Dr. Ricardo Reis (Instituto de Informática-UFRGS)

Área de Pesquisa: Ferramentas de CAD para Circuitos Integrados

Data da Defesa: 26/08/2011

Resumo: Este trabalho será focado no problema de posicionamento de células lógicas em circuitos integrados. Neste problema necessitamos organizar as portas lógicas reduzindo o comprimento dos fios que as conectam da melhor forma possível. Para entender o problema e as soluções existentes é descrita uma explanação sobre técnicas e algoritmos que são utilizados atualmente ou que são historicamente importantes, de forma a conduzir o texto para as técnicas apresentadas neste trabalho. As técnicas que serão apresentadas neste trabalho têm objetivos individualmente diferentes, porém conduzem a novos resultados e perspectivas em posicionamento. Todas as técnicas são baseadas na modificação e análise do grafo do posicionamento. Neste trabalho serão apresentadas quatro técnicas para melhorar a solução do problema de posicionamento. O primeiro trabalho a ser apresentado será a Critical Star que aplicado alguns nodos e arestas extras no grafo original para reduzir os caminhos críticos. A segunda técnica é a Logical Core I, ela traz um novo método de análise da dificuldade de posicionar um circuito VLSI. A terceira técnica, que tem forte conexão com a segunda, é a Logical Core II, mais focada em tempo de execução da técnica, ela gera um vetor com todas as dificuldades de posicionar cada célula no circuito. As duas técnicas aumentam o conhecimento do posicionador a respeito do problema e com isso vão de encontro a um ponto muito importante e ainda pouco abordado, a evolução da controlabilidade no posicionamento. A quarta técnica que será apresentada é a Logical Cluster. É uma técnica baseada na Logical Core II, e foi desenvolvida para otimizar os posicionadores já existentes no estado da arte. A técnica é muito eficiente e reduz o tempo de execução do posicionamento e muitas vezes reduz o comprimento de fio.

Palavra-Chave: Posicionamento, Desempenho, Eficiência, Ferramentas de CAD, Microeletrônica.

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Aluno: Jair Fajardo Junior

Título: Sistema de Tradução Binária de Dois Níveis para Execução Multi-ISA

Orientador: Prof. Dr. Luigi Carro

Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados

Data da Defesa: 08/08/2011

Resumo: Atualmente, a adição de uma nova função implementada em hardware em um processador, para atingir melhorias em desempenho, não deve impor nenhuma mudança no conjunto de instruções (ISA – Instruction Set Architecture) suportado. O objetivo é manter a compatibilidade retroativa e futura de programas já compilados. Todavia, este fato, se torna, muitas vezes, um fator impeditivo para o aprimoramento ou desenvolvimento de uma nova arquitetura. Desta maneira, a utilização de mecanismos de Tradução Binária abre novas oportunidades aos projetistas, já que estes mecanismos permitem a execução de programas já compilados em arquiteturas que suportam conjuntos de instruções diferentes do previsto inicialmente. Desta maneira, para eliminar o custo adicional apresentado por estes sistemas de tradução, neste trabalho é proposto um novo mecanismo tradução binária dinâmico de dois níveis. Enquanto o primeiro nível é responsável pela tradução de facto das instruções do conjunto nativo para instruções de uma linguagem de máquina intermediária, o segundo nível otimiza estas instruções já traduzidas para serem executadas na arquitetura alvo. O sistema é totalmente flexível, pois pode suportar a tradução de conjuntos de instruções completamente diferentes; assim como a utilização de arquiteturas de hardware com as mais diversas características. Este trabalho apresenta o primeiro esforço nesta direção: um estudo de caso onde ocorre a tradução de código x86 para MIPS (linguagem intermediária), que será otimizado para ser executado em uma arquitetura que realiza reconfiguração dinâmica. É demonstrado que é possível manter a compatibilidade binária, com melhoria no desempenho em torno de 45%, em média, e consumo de energia semelhante ao da execução nativa

Palavra-Chave: tradução binária, sistemas embarcados, arquiteturas reconfiguráveis.

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Aluno: Jorge Lucio Tonfat Seclen

Título: Projeto, Verificação Funcional e Síntese de Módulos Funcionais para um Comutador Gigabit Ethernet

Orientador: Prof. Dr. Ricardo Augusto da Luz Reis(UFRGS)

Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados

Data da Defesa: 06/05/2011

Resumo: Este trabalho apresenta o projeto, a verificação funcional e a síntese dos módulos funcionais de um comutador Gigabit Ethernet. As funções destes módulos encontramse definidas nos padrões IEEE 802.1D, IEEE 802.1Q, IEEE 802.3 e nos seguintes RFCs (Request for Comments): RFC 2697, RFC 2698 e RFC 4115. Estes módulos formam o núcleo funcional do comutador e implementam as principais funções dele. Neste trabalho quatro módulos são desenvolvidos e validados. Estes módulos foram projetados para serem inseridos na plataforma NetFPGA, formando o chamado “User Data Path”. Esta plataforma foi desenvolvida pela universidade de Stanford para permitir a prototipagem rápida de hardware para redes. O primeiro módulo chamado de “Árbitro de entrada” decide qual das portas de entrada do comutador ele vai atender, para que os quadros que ingressam por essa porta sejam processados. Este módulo utiliza um algoritmo Deficit Round Robin (DRR). Este algoritmo corrige um problema encontrado no módulo original desenvolvido na plataforma NetFPGA. O segundo módulo é o “Pesquisador da porta de saída”. O bloco principal deste módulo é o motor de classificação. A função principal do motor de classificação e aprendizagem de endereços MAC é encaminhar os quadros à suas respectivas portas de saída. Para cumprir esta tarefa, ele armazena o endereço MAC de origem dos quadros em uma memória SRAM e é associado a uma das portas de entrada. Este motor de classificação utiliza um mecanismo de hashing que foi provado que é eficaz em termos de desempenho e custo de implementação. São apresentadas duas propostas para implementar o motor de classificação. Os resultados da segunda proposta permite pesquisar efetivamente 62,5 milhões de quadros por segundo, que é suficiente para trabalhar a uma taxa wire-speed em um comutador Gigabit de 42 portas. O maior desafio foi conseguir a taxa de wire-speed durante o processo de “aprendizagem” usando uma memória SRAM externa. O terceiro módulo é o marcador de quadros. Este módulo faz parte do mecanismo de qualidade de serviço (QoS). Com este módulo é possível definir uma taxa máxima de transferência para cada uma das portas do comutador. O quarto módulo (Output Queues) implementa as filas de saída do comutador. Este módulo faz parte de plataforma NetFPGA, mas alguns erros foram encontrados e corrigidos durante o processo de verificação. Os blocos foram projetados utilizando Verilog HDL e visando as suas implementações em ASIC, baseado em uma tecnologia de 180 nanômetros da TSMC com a metodologia Semi-Custom baseada em standard cells. Para a verificação funcional foi utilizada a linguagem SystemVerilog. Uma abordagem de estímulos aleatórios restritos é utilizada em um ambiente de testbench com capacidade de verificação automática. Os resultados da verificação funcional indicam que foi atingido um alto porcentual de cobertura de código e funcional. Estes indicadores avaliam a qualidade e a confiabilidade da verificação funcional. Os resultados da implementação em ASIC amostram que os quatro módulos desenvolvidos atingem a freqüência de operação (125 MHz) definida para o funcionamento completo do comutador. Os resultados de área e potência mostram que o módulo das Filas de saída possui a maior área e consumo de potência. Este módulo representa o 92% da área (115 K portas lógicas equivalentes) e o 70% da potência (542 mW) do “User Data Path”.

Palavra-Chave: Concepção de Circuitos e Sistemas Integrados

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Aluno: Samuel Nascimento Pagliarini

Título: Veasy: um Conjunto de Ferramentas Direcionado aos Desafios da Verificação Funcional

Orientador: Profª Fernanda Gusmão de Lima Kastensmidt

Área de Pesquisa:

Data da Defesa: 01/04/2011

Resumo: Esta dissertação descreve um conjunto de ferramentas, Veasy, o qual foi desenvolvido especificamente para auxiliar no processo de Verificação Funcional. Veasy contém quatro módulos principais, os quais realizam tarefas-chave do processo de verificação como linting, simulação, coleta/análise de cobertura e a geração de testcases. Cada módulo é comentado em detalhe ao longo dos capítulos. Todos os módulos são integrados e construídos utilizando uma Interface Gráfica. Esta interface possibilita o uso de uma metodologia de criação de testcases estruturados em camadas, onde é possível criar casos de teste complexos através do uso de operações do tipo drag-and-drop. A forma de uso dos módulos é exemplificada utilizando simples projetos escritos em Verilog. As funcionalidades da ferramenta, assim como a sua performance, serão comparadas com algumas ferramentas comerciais e acadêmicas. Assim, algumas conclusões são apresentadas, mostrando que o tempo de simulação é consideravelmente menor. Os resultados também mostram que a metodologia é capaz de permitir um alto nível de automação no processo de criação de testcases através do modelo baseado em camadas.

Palavra-Chave: Verificação funcional, simulação, métricas de cobertura, automação.

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Aluno: Helen de Souza Franck

Título: Avaliação de Atraso, Consumo e Proteção de Somadores Tolerantes a Falhas

Orientador: Prof. Dr.Ricardo Augusto da Luz Reis(UFRGS)

Co-orientador: Prof. José Luis Almada Guntzel

Área de Pesquisa: Projetos de Chips Tolerantes a Efeitos da Radiação

Data da Defesa: 27/01/2011

Resumo:
Nos últimos anos, os sistemas integrados em silício (SOCs - Systems-on-Silicon) têm se tornado menos imunes a ruído, em decorrência dos ajustes necessários na tecnologia CMOS (Complementary Metal-Oxide-Silicon) para garantir o funcionamento dos transistores com dimensões nanométricas. Dentre tais ajustes, a redução da tensão de alimentação e da tensão de limiar (threshold) tornam os SOCs mais suscetíveis a falhas transientes, principalmente aquelas provocadas pela colisão de partículas energéticas que provêm do espaço e encontram-se presentes na atmosfera terrestre. Quando uma partícula energética de alta energia colide com o dreno de um transistor que está desligado, ela perde energia e produz pares elétron-lacuna livres, resultando em uma trilha de ionização. A ionização pode gerar um pulso transiente de tensão que pode ser interpretado como uma mudança no sinal lógico. Em um circuito combinacional, o pulso pode propagar-se até ser armazenado em um elemento de memória. Tal fenômeno é denominado Single-Event Transient (SET). Como a tendência é que as dimensões dos dispositivos fabricados com tecnologia CMOS continuem reduzindo por mais alguns anos, a ocorrência de SETs em SOCs operando na superfície terrestre tende a aumentar, exigindo a adoção de técnicas de tolerância a falhas no projeto de SOCs.
O presente trabalho tem por objetivo avaliar circuitos somadores tolerantes a falhas transientes encontrados na literatura. Duas arquiteturas de somadores foram escolhidas: Ripple Carry Adder (RCA) e Binary Signed Digit Adder (BSDA). O RCA foi escolhido por ser o tipo de somador de menor custo e por isso, amplamente utilizado em SOCs. Já o BSDA foi escolhido porque utiliza o sistema numérico de dígito binário com sinal (Binary Signed Digit – BSD). Por ser um sistema de representação redundante, o uso de BSD facilita a aplicação de técnicas de tolerância a falhas baseadas em redundância de informação. Os somadores protegidos avaliados foram projetados com as seguintes técnicas: Redundância Modular Tripla (Triple Module Redundancy - TMR) e Recomputação com Entradas e Saídas Invertidas (RESI), no caso do RCA, e codificação 1 de 3 e verificação de paridade, no caso do BSDA. As 9 arquiteturas de somadores foram simuladas no nível elétrico usando o Modelo Tecnológico Preditivo (Predictive Technology Model - PTM) de 45nm e considerando quatro comprimentos de operandos: 4, 8, 16 e 32 bits. Os resultados obtidos permitiram quantificar o número de transistores, o atraso crítico e a potência média consumida por cada arquitetura protegida. Também foram realizadas campanhas de injeção de falhas, por meio de simulações no nível elétrico, para estimar o grau de proteção de cada arquitetura. Os resultados obtidos servem para guiar os projetistas de SOCs na escolha da arquitetura de somador tolerante a falhas mais adequada aos requisitos de cada projeto.

Palavra-Chave: Tolerância a Falhas, SET (Single-Event Transient), Circuitos Somadores, Sistema de Numeração de Dígito Binário com Sinal.

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Aluno: Ivandro da Silva Ribeiro

Título: Desenvolvimento de Circuitos de Teste para caracterização de Circuitos Integrados sob Radiação.

Orientador: Prof. Dr.Gilson Inacio Wirth (UFRGS)

Área de Pesquisa: Caracterização e Modelamento de Dispositivos Eletrônicos.

Data da Defesa: 22/12/2010

Resumo: A propagação de eventos transientes na lógica combinacional é estudada através da simulação elétrica do circuito, utilizando-se o simulador Hspice. Os pulsos transientes são gerados a partir da incidência de radiação ionizante no circuito integrado. O estudo é centrado nas propriedades de mascaramento elétrico das portas lógicas. Estuda-se a propagação do pulso transiente através de cada estágio da lógica até que alcance um elemento da memória.
A partir do estudo das propriedades de mascaramento elétrico, propõe-se um modelo simples para a degradação e broadening de um pulso transiente enquanto este é propagado através de uma cadeia de portas lógicas. O modelo considera as propriedades elétricas das portas, utilizando como parâmetro principal da modelagem o tempo de propagação (atraso) da porta lógica.
O modelo é computacionalmente eficiente e adequado para implementação em ferramentas de auxilio de projeto automatizadas, como ferramentas de timing analysis. A ferramenta timing analysis poderia então executar um algoritmo para percorrer todos os nós de um circuito, determinando os nós mais sensíveis, ajudando a estimar e reduzir a taxa de falhas transientes do circuito.
Visando no futuro, testar o modelo e o comportamento de circuitos combinacional sobre efeito de partículas radioativas, foram estudadas algumas arquiteturas existentes capazes de medir a largura dos pulsos transientes nos circuitos combinacionais on-chip, para compararmos com o modelo analítico proposto e os comportamentos elétricos obtidos através de simulação Hspice.

Palavra-Chave: Single Event Transient, Ampliação do SET, Modelamento elétrico

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Aluno: Thiago Rosa Figueiró

Título: Multiple objective technology independent logic synthesis for multiple output functions through AIG functional composition

Orientador: Prof. André Inácio Reis

Co-orientador: Prof. Renato Perez Ribas

Área de Pesquisa: EDA/Síntese Lógica

Data da Defesa: 25/10/2010

Resumo: The use of design automation tools has allowed complex projects to reach feasible time-to-market and cost parameters. In this context, logic synthesis is a critical procedure in the project flow. The technology independent step (part of the logic synthesis which is performed regardless any physical property) is traditionally performed over equations. The development of new multi-level optimization algorithms has recently shifted towards the use of And-Inverter-Graphs (AIGs). The number of nodes and the graphs depth in AIGs present better correlation with resulting circuit area and delay than any characteristic of other representations. In this work, a technology independent synthesis algorithm that works on top of an AIG data structure is proposed. A novel approach for AIG construction, based on a new synthesis paradigm called functional composition, is introduced. This approach consists in building the final AIG by associating simpler AIGs, in a bottom-up approach. The method controls, during the graphs construction, the characteristics of final and intermediate graphs by applying a cost function as a way to evaluate the quality of those AIGs. The goal is to minimize the number of nodes and the depth of the final AIG. This multi-objective factoring algorithm has presented interesting features and advantages when compared to traditional approaches. Moreover, this work presents a method for AIGs construction for multiple output functions, which enhances structural sharing, improving the resulting circuit. Results have shown an improvement of around 5% in number of nodes when compared to ABC tool.

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Aluno: Vinícius Dal Bem

Título: CMOS Digital Integrated Circuit Design Faced to NBTI and other Nanometric Efects

Orientador: Renato Peres Ribas

Co-orientador: André Inácio Reis

Área de Pesquisa: Concepção de Circuitos Integrados

Data da Defesa: 01/10/2010

Resumo: Esta dissertação explora os desafios agravados pela miniaturização da tecnologia na fabricação e projeto de circuitos integrados digitais. Os efeitos físicos do regime nanométrico reduzem o rendimento da produção e encurtam a vida útil dos dispositivos, restringindo a utilidade dos padrões de projeto convencionais e ameaçando a evolução da tecnologia CMOS como um todo. Nesta dissertação é exposta uma consistente revisão bibliográfica dos principais efeitos físicos parasitas presentes no regime nanométrico. Como o NBTI tem recebido destaque na literatura relacionada à confiabilidade de circuitos, este efeito de envelhecimento recebe destaque também neste texto, sendo explorado mais detalhadamente. Diversas técnicas de avaliação de redução do NBTI são demonstradas, sendo apresentados, em cada um destes tópicos, trabalhos desenvolvidos no âmbito desta dissertação e seus resultados. O circuito proposto como técnica de avaliação de NBTI permite uso de simulações elétricas para análise de degradação de circuitos. A análise da influência do rearranjo da estrutura de transistores para reduzir a degradação quanto ao NBTI apresenta bons resultados e não impede o uso de outras técnicas combinadas.

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Aluno: Nívea Schuch

Título: Geração e Validação de Bibliotecas de Portas Lógicas CMOS

Orientador: Renato Perez Ribas

Co-orientador: André Reis(UFRGS)

Área de Pesquisa:

Data da Defesa: 02/09/2010

Resumo: O emprego da metodologia standard cell para a construção de circuitos integrados para uma aplicação específica (ASIC) é cada vez mais freqüente. Nesta abordagem, a qualidade do circuito resultante depende da qualidade da biblioteca de células utilizada para a sua construção, bem como da capacidade da ferramenta de síntese em empregar as células mais apropriadas para o circuito. A qualidade de uma biblioteca de células passa por uma série de fatores, tais como as funções lógicas disponíveis, a altura (e outros dados do cell template) de suas células, o dimensionamento dos transistores das células e suas capacidades de corrente, dentre outros. Estas características afetam diretamente o resultado de mapeamentos de circuitos, no que diz respeito a área, desempenho, consumo de potência, etc.. O conjunto de células que compõe a biblioteca deve ser definido a fim de apresentar um tamanho ?apropriado?, visto que um conjunto muito pequeno de células em uma biblioteca standard cell resulta em circuitos muito grandes, devido à falta de células específicas para a solução de algumas funções. Por outro lado, um conjunto muito grande de células também não é adequado, pois aumenta muito o espaço de soluções, deixando o algoritmo de mapeamento muito lento. Além disso, para que uma biblioteca de células possa ser utilizada em fluxos comerciais, se deve ter a certeza que as células dessa biblioteca funcionam conforme as suas especificações e, sendo assim, devem existir meios que possibilitem a validação de uma biblioteca. A abordagem mais comum para este problema é a construção de circuitos benchmarks. Contudo, essa abordagem não garante a validação de todas as células da biblioteca utilizada, para todas as combinações de suas entradas e, portanto, serve mais como um indicativo do que como uma garantia de funcionamento das células da biblioteca. Neste trabalho foram apresentados os tipos de células existentes em uma biblioteca, bem como as etapas de projeto das células e de sua caracterização elétrica. Uma abordagem para determinar o tamanho dos transistores foi apresentada. Além disso, um método de avaliação de qualidade de bibliotecas, empregando circuitos mapeados utilizando ferramentas comerciais foi discutido. Por fim, um método para a construção de circuitos de teste que garante o emprego de todas as células da biblioteca e de todas as combinações de entradas é apresentado. Além destas vantagens, se comparado ao emprego de circuitos benchmark, esta abordagem também apresenta facilidades para obtenção de características temporais e de consumo das células, bem como a avaliação de aspectos de envelhecimento (aging) e rendimento (yield), além de incluir um mecanismo de detecção de falhas simples.

Palavra-Chave: Circuitos integrados, ASIC, projeto digital, standard cell, circuitos de teste.

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Aluno: Rafael Mendes Mallmann

Título: Arquiteturas em Hardaware para o Alinhamento Local de Sequências Biológicas

Orientador: Gilson Wirth

Área de Pesquisa:

Data da Defesa: 30/06/2010

Resumo: Bancos de dados biológicos utilizados para comparação e alinhamento local de sequências tem crescido de forma exponencial. Isso popularizou programas que realizam buscas nesses bancos. As implementações dos algoritmos de alinhamento de sequências Smith-Waterman e distância Levenshtein demonstraram ser computacionalmente intensivas e, portanto, propícias para aceleração em hardware. Este trabalho descreve arquiteturas em hardware dedicado prototipadas para FPGA e ASIC para acelerar os algoritmos Smith-Waterman e distância Levenshtein mantendo os mesmos resultados obtidos por softwares. Descrevemos uma nova e eficiente unidade de processamento para o cálculo do Smith-Waterman utilizando affine gap. Também projetamos uma arquitetura que permite particionar as sequências de entrada para a distância Levenshtein em um array sistólico de tamanho fixo. Nossa implementação em FPGA para o Smith-Waterman acelera significativamente o algoritmo em relação a um computador com processador de propósito geral. Atinge ainda melhor desempenho quando comparado às mais rápidas arquiteturas recentemente publicadas, de nosso conhecimento.

Palavra-Chave: 1. Smith-Waterman. 2. Distância Levenshtein. 3. Distância de edição. 4. Array sistólico. 5. Hardware dedicado. 6. Alinhamento local. 7. Programação dinâmica. 8. FPGA. 9. ASIC. 10. Comparação de genomas.

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Aluno: Guilherme Augusto Flach

Título: Clock Mesh Optimization

Orientador: Marcelo Johann

Co-orientador: Ricardo Reis

Área de Pesquisa: Ferramentas de CAD para Circuitos Integrados

Data da Defesa: 14/05/2010

Resumo: Malhas de relógio são arquiteturas de rede de relógio adequadas para distribuir con- fiavelmente o sinal de relógio na presença de variações de processo e ambientais. Tal propriedade se torna muito importante nas tecnologias submicrônicas onde variações têm um papel importante. A confiabilidade da malha de relógio é devido aos caminhos redundantes conectando o sinal de relógio até os receptores de forma que variações afetando um caminho possam ser compensadas pelos outros caminhos. A confiabilidade vem ao custo de mais consumo de potência e fiação. Desta forma fica claro o balanceamento necessário entre distribuir confiavelmente o sinal de relógio (mais redundância) e o consumo de potência e aumento de fiação. O clock skew é definido como a diferença entre os tempos de chegada do sinal de clock nos seus receptores. Quanto maior é o clock skew, mais lento o circuito precisa operar. Além de diminuir a velocidade do circuito, um valor alto de clock skew aumenta a probabilidade de o circuito não funcionar devido às variações. Neste trabalho, nos focamos no problema de clock skew. Inicialmente extraímos in- formações úteis de como o comprimento da fiação e a capacitância variam a medida que o tamanho da malha varia. São apresentadas fórmulas analíticas que encontram o tamanho ótimo para ambos objetivos e é apresentado um estudo de como o clock skew varia a medida que nos afastamos do tamanho ótimo da malha de relógio. Um método para a redução de clock skew através do deslocamento dos buffers tam- bém é apresentado. Tal melhoria no clock skew não afeta o consumo de potência já que o tamanho dos buffers e a malha não são alterados.

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Aluno: João Wagner Lopes de Oliveira

Título: Síntese e Caracterização de Nanofios de ZnO para Aplicações em Emissão de Campo

Orientador: Daniel Baptista

Área de Pesquisa:

Data da Defesa: 04/02/2010

Resumo: Neste trabalho, descrevemos o crescimento controlado e alinhado de nanofios de óxido de zinco (ZnO), bem como a análise das propriedades de emissão de campo (Field Emission) destes nanomateriais. Diferentes estratégias de síntese e posicionamento dos nanofios foram utilizadas para a otimização da emissão de elétrons por campo. Utilizamos diferentes técnicas de litografia no processo de crescimento de nanofios em regiões pré-definidas. Como resultado, são apresentadas diferentes condições para o crescimento de nanofios de ZnO. As caracterizações estruturais comprovam a qualidade cristalina dos fios. As emissões de elétrons por campo foram caracterizadas e seguem, em média, as previsões da teoria de Fowler-Nordheim. A amostra com melhor desempenho apresenta emissão de 50 A em um campo aplicado de ~2.6 V/μm. Os fios iniciam a emissão em 1.6 V/μm, considerando uma corrente inicial de 10-6 A. Tal investigação visa contribuir para o uso destes materiais nas tecnologias de mostradores planos (Field Emission Display - FED), de alta resolução.

Palavra-Chave: Nanofios, ZnO, Micro-feixe , Litografia, Emissão de Campo, Display, FED.

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Aluno: Caroline Martins Concato

Título: Coping with Permanent Faults in Noc by using Adaptive Strategies based on Router Desing-level and Route Algorithm-level

Orientador: Fernanda Kastensmidt

Área de Pesquisa: Teste de Circuitos e Sistemas Eletrônicos

Data da Defesa: 02/11/2009

Resumo: Nowadays, networks-on-chip (NoCs) have been used as an alternative communication architecture inside complex system on-chip. They offer better scalability and performance than the traditional bus. However, the growing number of interconnects that have to be inserted using smaller transistors means that NoCs have a growing number of faults, either from manufacturing or due to aging. In future systems-on-chip (SoCs), the fault rate will be around 20 to 30% of the contact and transistors of integrated circuits. Therefore, even in the presence of a fault, it is still desirable that NoCs properly work. The main idea of this work is to implement adaptive mechanisms to protect NoCs against permanent faults. The main advantage of such mechanism is to manage failures based on data from the testing and diagnosing phase. The mechanisms are adapted in each router in order to sustain performance, increasing the system yield and reliability even in the presence of failures. Even if one adds extra blocks for replacement, the occurrence of permanent faults in a NoC might preclude the replacement or repair of a faulty component within the SoC. In such case, fault-tolerant NoCs are able to reduce manufacturing costs, increase yield and the lifetime of the chip.

Palavra-Chave: NoC, Fault-tolerance, adaptability, performance, microeletronics.

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Aluno: Thaísa Leal da Silva

Título: Desenvolvimento de Módulos de Hardware para a Decodificação de Vídeo Focando na Escalabilidade Espacial Diádica do Padrão H.264/SVC

Orientador: Altamiro Amadeu Susin

Co-orientador: Luciano Agostini

Área de Pesquisa:

Data da Defesa: 11/08/2009

Resumo:

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Aluno: Dalton Martini Colombo

Título: Bandgap Voltage References in submicrometer CMOS tecnology

Orientador: Prof. Gilson Wirth

Área de Pesquisa: Concepção de Circuitos e Sistemas Integrados

Data da Defesa: 19/11/2008

Resumo: A Voltage Reference is a pivotal block in several mixed-signal and radio-frequency applications, for instance, data converters, PLL´s and power converters. The most used CMOS implementation for voltage references is the Bandgap circuit due to its high-predictability, low voltage and low temperature dependence. This work studies in detail the Bandgap Voltage References (BGR). The most relevant and the traditional topologies usually employed to implement Bandgap Voltage References are investigated, and the limitations of these architectures are discussed. A survey is also presented, discussing the most relevant issues and performance metrics for BGR, including, high-accuracy, low-voltage and low-power operation, as well as the output noise of Bandgap References fabricated in submicrometer technologies.Moreover, a comprehensive investigatiom on the impact of fabrication process effects and noise on the reference voltage is presented. It is shown that output noise can limit the accuracy of the BGR and trim circuits. To support and develop our work, three BGR´s were designed using the IBM 0.18 Micron 7RF process with a supply voltage of 1.8 V. This work provides a comprehensive discussion on the structure and design practices for Bandgap References.

Palavra-Chave: Analog Design, CMOS, Voltage References, Bandgap References

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Aluno: Marcos Barcelos Herve

Título: Métodos de Teste de Redes-em-Chip (NoCs)

Orientador: Marcelo Lubaszewski

Co-orientador: 2009/08/10

Área de Pesquisa:

Data da Defesa: //

Resumo: Este trabalho tem como objetivo estudar e propor métodos de teste funcional visando a detecção e localização de falhas na infra-estrutura das redes-em-chip. Para isso, o trabalho apresenta, inicialmente, uma descrição das principais características das redes-em-chip, explicando o que elas são e para que elas servem. Em seguida são apresentados conceitos de teste de circuitos integrados, bem como trabalhos relacionados ao teste das redes-em-chip. Um método de teste visando a detecção de falhas nas interconexões de dados de uma NoC é apresentado no trabalho, sendo este método posteriormente estendido para incluir as interconexões de controle. Os circuitos de teste necessários para implementar a estratégia de teste proposta também são descritos. A partir do método de teste apresentado, é feito um estudo sobre sua capacidade de localização de falhas, onde alterações visando o aumento dessa capacidade de localização de falhas são propostas. Por fim o método de teste é estendido para detecção de falhas nos roteadores da rede.

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