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Publicado em: 05/08/2009

Defesa de Dissertação de Mestrado em Microeletrônica dia 10/08 de Marcos Barcellos Hervé

UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL
INSTITUTO DE INFORMÁTICA
PROGRAMA DE PÓS-GRADUAÇÃO EM MICROELETRÔNICA


DEFESA DE DISSERTAÇÃO DE MESTRADO


Aluno: Marcos Barcellos Hervé
Data: 10 de agosto de 2009 (segunda-feira)
Hora: 16:30

Local: Auditório José Mauro Volkmer de Castilho – Instituto de Informática / UFRGS

Orientador: Prof. Dr. Marcelo Soares Lubaszewski

Banca Examinadora:

Prof. Dr. Ivan Saraiva Silva (UFRN)
Dr. Alexandre de Morais Amory  (PUCRS)
Prof. Dr. Altamiro Amadeu Susin (PGMICRO/UFRGS)

Presidente da Banca: Prof. Dr. Marcelo Soares Lubaszewski

Titulo: Métodos de Teste de Redes-em-Chip (NoCs)

Resumo:

Com a crescente quantidade de módulos de propriedade intelectual (IP) sendo integrados dentro de um único chip, os circuitos integrados têm agregado um número cada vez maior de funcionalidades. Os sistemas-em-chip (SoCs) são exemplos de circuitos que fazem uso dessa capacidade de integração, agregando módulos com funcionalidades distintas que se comunicam formando um sistema.
Do ponto de vista de desempenho, uma parte crítica do projeto de SoCs está ligada à comunicação entre os diferentes módulos IP que compõem o sistema. Soluções baseadas em barramentos são predominantes na indústria, contudo, este tipo de solução apresenta limitações de desempenho conforme mais módulos IP são inseridos num mesmo chip. Estas limitações ocorrem pelo fato da largura de banda de um barramento ser compartilhada entre os dispositivos conectados a ele. Uma solução para as limitações impostas pelo uso de barramentos na comunicação intra-chip é a utilização de redes de chaveamento de pacotes. Esta solução apresenta ganhos em performance, devido ao paralelismo da rede, podendo, também, apresentar uma redução no consumo de potência.
As redes de interconexão baseadas em chaveamento de pacote usadas para comunicação intra-chip também são chamadas de Redes-em-Chip ou NoCs (Networks-on-Chip). A grande vantagem na utilização dessas estruturas está ligada às suas características de paralelismo, escalabilidade e reusabilidade. A testabilidade das redes-em-chip e de sistemas com comunicação baseada em NoCs é outra característica a ser avaliada.
Dentro do fluxo de projeto de circuitos integrados, a etapa de teste está ligada à checagem do circuito resultante do processo de manufatura, ou seja, é responsável por averiguar se o circuito implementado possui algum defeito decorrente do processo de fabricação. Em grandes sistemas-em-chip, esta etapa de projeto torna-se bastante dispendiosa devido à baixa observabilidade e controlabilidade dos sinais internos a estes sistemas. Dessa forma, a metodologia de teste deve ser pensada já na etapa de projeto do circuito, fazendo uso de estruturas específicas que visam o teste do mesmo.

O teste dos sistemas-em-chip baseados em NoCs tem sido objeto de pesquisa do meio acadêmico e industrial, visto a quantidade de publicações recentes na área. O desafio no teste de tais sistemas está ligado à necessidade de testar os núcleos do sistema, bem como sua rede de interconexão (NoC) aproveitando os benefícios trazidos por este novo paradigma de comunicação intra-chip.

Este trabalho tem como objetivo estudar e propor métodos de teste funcional visando a detecção e localização de falhas na infra-estrutura das redes-em-chip. Inicialmente, é apresentado um método de teste visando a detecção de falhas nas interconexões de dados de uma NoC, sendo este método posteriormente estendido para incluir as interconexões de controle. Os circuitos adicionais necessários para implementar tal estratégia de teste também são apresentados no trabalho.

Um estudo sobre a capacidade de localização de falhas do método proposto é apresentado a seguir, onde alterações visando o aumento dessa capacidade de localização de falhas são propostas. Por fim trabalho ainda estende o método de teste visando a detecção de falhas na lógica dos roteadores da rede.

Palavras-Chave: Redes-em-Chip, teste de circuitos integrados, localização de falhas, BIST