Carga Útil do satélite NanoSatC-BR1
Parte da carga útil do primeiro nanossatélite brasileiro, NanoSatC-BR1, foi projetada no laboratório de pesquisa do Instituto de Informática da UFRGS sob coordenação da professora Fernanda Lima Kastensmidt. O objetivo é qualificar o uso de processadores embarcados em FPGA comercial para uso em aplicações espaciais. A carga útil contém a descrição de um processador de 32-bits baseado na arquitetura MIPS com software protegido contra erros provenientes de radiação sintetizado em um circuito FPGA ProASIC3E programado por memoria Flash. As técnicas de proteção usadas no software foram desenvolvidas durante o doutorado do aluno Jose Rodrigo Azambuja, orientado pela professora Fernanda, cuja tese foi defendida em Setembro de 2013 no PPGC. A integração do processador e interfaces de comunicação com o computador de bordo do satélite e controle dos demais circuitos da carga útil foi de responsabilidade do aluno de mestrado do PGMICRO William Do Nascimento Guareschi, orientado pelo professor Ricardo Reis. A metodologia de teste foi desenvolvida e realizada pelo aluno de doutorado do PGMICRO Lucas Tambara, orientado pela professora Fernanda Lima Kastensmidt.
O satélite NanoSatC-BR1, de um litro de volume, foi lançado com êxito no dia 19 de junho de 2014 às 16h horário de Brasília. O lançamento ocorreu na estação espacial localizada em Yasny, no sul da Rússia. O nanossatélite universitário NanoSatC-BR1 foi colocado em órbita a bordo do foguete Dnepr, de origem ucraniana, que levará outros 36 satélites para o espaço. Os coordenadores do projeto são o professor da UFSM e pesquisador do Centro Regional Sul do Instituto Nacional de Pesquisas Espaciais (Inpe), localizado em Santa Maria, Dr. Nelson Jorge Schuch, e o pesquisador da sede do Inpe em São José dos Campos Dr. Otávio Santos Cupertino Durão. A comunicação com o satélite da base do INPE em Santa Maria já foi realizada com sucesso.			Nas próximas semanas estaremos já recebendo os dados da carga útil. Página do Projeto: http://www.inpe.br/crs/nanosat/index.php O satélite em órbita: http://www.qsl.net/py4zbz/nscbr1.htm Ele está formalmente no catálogo de satélites globais do NORAD, como pode ser visto em http://www.satview.org/br/index.php. E suas órbitas, em qualquer ponto do globo, pode ser acompanhadas em: http://www.satview.org/br/5d.php?sat_id=40024U.
O satélite possui três cargas úteis: um magnômetro para utilização dos seus dados pela comunidade científica; um circuito integrado resistente à radiação projetado pela Santa Maria Design House (SMDH) ligado a Fundação de Apoio à Tecnologia e Ciência (FATEC) e UFSM; e um hardware em FPGA, que deve suportar as radiações no espaço em função de um software desenvolvido pelo Instituto de Informática da Universidade Federal do Rio Grande do Sul (UFRGS).
O objetivo da carga útil é qualificar o uso de processadores embarcados em FPGA para uso em aplicações espaciais. · FPGA alvo: FPGA comercial ProASIC3 da empresa Microsemi programável por memória do tipo Flash. · Processador alvo: MIPS 32-bits · Programa alvo: multiplicação de matrizes · Software tolerante a falhas: uso de redundância de variáveis e assinaturas operando em paralelo com watch-dog dedicado a detectar erros no funcionamento do processador.
Etapa 1: Conhecendo o modelo de engenharia do satélite no INPE. Nesta etapa foi avaliado o espaço físico para a carga útil, potencia máxima a ser utilizada e interfaces e protocolos para comunicação com o computador de bordo.
Etapa 2: Definição da carga útil e construção do prototipo no laboratorio da UFRGS. A carga útil conta com um circuito programável FPGA programado por memória Flash da empresa Microsemi (PROASIC3E). Neste FPGA, foram embacados: um processador soft-core baseado na arquitetura do processador MIPS de 32-bits, memorias, watch-dog, blocos de interface e comunicação SPI, controle e gerência de outros circuitos como o circuito integrado da UFSM e Design House de Santa Maria e magnetômetro.
Etapa 3: Carga útil final integrada no satélite contendo o FPGA PROASIC3E e os demais circuitos integrados.
Satélite NanoSatC-BR1		Os testes finais ocorreram no INPE em São Jose dos Campos com a montagem do modelo de engenharia e o de voo com a placa final da carga útil.
LANÇAMENTO: O lançamento aconteceu em um foguete modelo RS-20 (Dnepr Launch Vehicle) com outros 32 satélites. Esse lançamento tornou-se um recorde no numero de cargas úteis lançadas no espaço em uma mesma missão, que inclui 33 satélites de 17 países diferentes, incluindo o Brasil. Todos os satélites foram posicionados com sucesso nas suas órbitas.
EQUIPE da UFRGS no projeto da Carga útil do NanoSatC-BR1: Professores: - Fernanda Gusmão de Lima Kastensmidt: é professor associado da Universidade Federal do Rio Grande do Sul. Tem experiência na área de Ciência da Computação, com ênfase em Hardware, atuando principalmente nos seguintes temas: técnicas de proteção contra radiação, tolerante a falhas, arquitetura programável, FPGAs tolerantes a radiação. É autora do livro Fault Tolerance Techniques for SRAM-based FPGAs publicado em 2006 pela editora Springer. - Ricardo Reis: é professor titular da Universidade Federal do Rio Grande do Sul, coordenador do Programa de Pós-Graduação em Microeletrônica, ex-vice-presidente da IEEE Circuits and Systems Society. Ex-presidente da Sociedade Brasileira de Computação. Chair do TC10 da IFIP. Pesquisador nível 1A do Conselho Nacional de Desenvolvimento Científico e Tecnológico. Tem experiência na área de Computação, com ênfase em Microeletrônica, atuando principalmente nos seguintes temas: Microeletrônica, CAD, Physical Design, VLSI Design, VLSI CAD, Projetos de Chips Tolerantes a Efeitos da Radiação.		Alunos de Pós-Graduação: - William Do Nascimento Guareschi, aluno mestrado, PGMICRO, UFRGS. (orientador: Ricardo Reis) Responsável pelo desenvolvimento de todo o sistema integrado no FPGA, integração com as interfaces e protocolos de comunicação. - José Rodrigo Azambuja, aluno doutorado, PPGC, UFRGS. (orientador: Fernanda Lima Kastensmidt) José Rodrigo é atualmente professor na Universidade Federal de Rio Grande (FURG) Responsável pelas desenvolvimento e implementação das técnicas de proteção usadas no software do MIPS e teste das mesmas. - Lucas Tambara, aluno doutorado, PGMICRO, UFRGS.(orientador: Fernanda Lima Kastensmidt) Responsável pela metodologia de teste da integração com a implementação do protocolo do computador de bordo em placa de prototipação com o ARM para controle, teste e comunicação com a carga útil nas etapas de desenvolvimento em laboratório.
PUBLICAÇÕES: O FPGA comercial usado na carga útil foi testado sob dose acumulada (TID) no IEAv em São Jose dos Campos e falhas transientes sob radiação usando acelerador de partículas. Assim como a técnica de tolerância em software aplicada no processador MIPS também foi testada sob injeção de falhas no laboratório do Instituto de Informática e sob radiação durante o projeto usando acelerador de partículas. Diversos artigos relacionados foram publicados ao longo do projeto. GUARESCHI, WILLIAM ; AZAMBUJA, JOSE ; Kastensmidt, Fernanda ; REIS, Ricardo ; DURAO, OTAVIO ; SCHUCH, NELSON ; DESSBESEL, GUSTAVO . Configurable test bed design for nanosats to qualify commercial and customized integrated circuits. In: 2013 IEEE Aerospace Conference, 2013, Big Sky. 2013 IEEE Aerospace Conference. v. 1. p. 1-7. Azambuja, José Rodrigo ; Altieri, Mauricio ; Kastensmidt, Fernanda Lima ; Becker, Jürgen . HETA: Hybrid Error-Detection Technique Using Assertions. IEEE Transactions on Nuclear Science, v. 60, p. 1-8, 2013. CHIELLE, E. ; AZAMBUJA, J. R. ; Barth, Raul Sergio ; Almeida, Felipe ; KASTENSMIDT, F. L. . Evaluating Selective Redundancy in Data-Flow Software-Based Techniques. IEEE Transactions on Nuclear Science, v. 60, p. 1-8, 2013. Azambuja, José Rodrigo ; Pagliarini, Samuel ; Altieri, Mauricio ; Kastensmidt, Fernanda Lima ; Hubner, Michael ; Becker, Jürgen ; Foucard, Gilles ; Velazco, Raoul . A Fault Tolerant Approach to Detect Transient Faults in Microprocessors Based on a Non-Intrusive Reconfigurable Hardware. IEEE Transactions on Nuclear Science, v. 59, p. 1117-1124, 2012. KASTENSMIDT, F. L. ; CHIPANA, R. ; GONCALEZ, O. L. ; Junior, E. ; VAZ, R. G. . TID in Flash-based FPGA: Power Supply-current Rise and Logic Function Mapping Effects in Propagation-delay Degradation. IEEE Transactions on Nuclear Science, v. PP, p. 1-8, 2011.

Fernanda Lima Kastensmidt Professor Associado do Instituto de Informatica Universidade Federal do Rio Grande do Sul (UFRGS) Porto Alegre - RS – Brasil www.inf.ufrgs.br/~fglima fglima (at) inf.ufrgs.br +55 51 3308-7036