Carga Útil do satélite NanoSatC-BR1

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O objetivo da carga útil é qualificar o uso de processadores embarcados em FPGA para uso em aplicações espaciais.

FPGA alvo: FPGA comercial ProASIC3 da empresa Microsemi programável por memória do tipo Flash.

Processador alvo: MIPS 32-bits

Programa alvo: multiplicação de matrizes

Software tolerante a falhas: uso de redundância de variáveis e assinaturas operando em paralelo com watch-dog dedicado a detectar erros no funcionamento do processador.

Etapa 1:

Conhecendo o modelo de engenharia do satélite no INPE. Nesta etapa foi avaliado o espaço físico para a carga útil, potencia máxima a ser utilizada e interfaces e protocolos para comunicação com o computador de bordo.

Etapa 2:

Definição da carga útil e construção do prototipo no laboratorio da UFRGS.

A carga útil conta com um circuito programável FPGA programado por memória Flash da empresa Microsemi (PROASIC3E). Neste FPGA foi embacado um processador soft-core baseado na arquitetura do processador MIPS de 32-bits, memorias, watch-dog, blocos de interface e comunicação SPI, controle e gerência de outros circuitos como o circuito integrado da UFSM e Design House de Santa Maria e magnetômetro.

Etapa 3:

Carga útil final lançada no satélite contendo o FPGA PROASIC3E e os demais circuitos integrados.

Os testes finais ocorreram no INPE em São Jose dos Campos com a montagem do modelo de engenharia e o de voo com a placa final da carga útil.

Fernanda Lima Kastensmidt Professor Associado do Instituto de Informatica Universidade Federal do Rio Grande do Sul (UFRGS) Porto Alegre - RS – Brasil www.inf.ufrgs.br/~fglima fglima (at) inf.ufrgs.br +55 51 3308-7036