{"id":648,"date":"2015-12-30T09:08:37","date_gmt":"2015-12-30T11:08:37","guid":{"rendered":"http:\/\/www.inf.ufrgs.br\/profcomp_wp\/?page_id=648"},"modified":"2016-05-12T16:16:15","modified_gmt":"2016-05-12T19:16:15","slug":"cmp237","status":"publish","type":"page","link":"https:\/\/www.inf.ufrgs.br\/profcomp\/lista-de-disciplinas\/cmp237\/","title":{"rendered":"CMP237"},"content":{"rendered":"

Arquitetura e Organiza\u00e7\u00e3o de Processadores<\/strong><\/h3>\n

Respons\u00e1vel<\/b>: Luigi Carro<\/a>
\nPr\u00e9-Requisitos<\/b>: –
\nCarga Hor\u00e1ria<\/b>: 45 hs
\nCr\u00e9ditos<\/b>: 3
\nSemestres Oferecidos<\/b>: Primeiro semestre
\nMatr\u00edcula de Graduandos<\/b>: A matricula dever\u00e1 ser feita como Aluno Especial
\nP\u00e1gina da Disciplina<\/b>: –<\/p>\n

S\u00daMULA<\/strong><\/p>\n

Revis\u00e3o de conceitos b\u00e1sicos de arquitetura e organiza\u00e7\u00e3o. Processadores RISC e CISC. Organiza\u00e7\u00e3o de processadores: bloco operacional e bloco de controle. Paralelismo: pipelines, superescalaridade. Organiza\u00e7\u00e3o de mem\u00f3ria: cache e mem\u00f3ria virtual. Arquiteturas VLIW. Microcontroladores. Processsadores DSP.<\/p>\n

OBJETIVOS<\/strong><\/p>\n

O objetivo da disciplina \u00e9 capacitar o aluno a compreender as diferentes alternativas de arquitetura e organiza\u00e7\u00e3o de um processador, reconhecendo o seu impacto sobre fatores como desempenho, custo e consumo de energia e sua consequente adequa\u00e7\u00e3o a diferentes tipos de produtos eletr\u00f4nicos. A disciplina enfatiza o estudo da organiza\u00e7\u00e3o do bloco operacional e seu impacto na implementa\u00e7\u00e3o do bloco de controle. S\u00e3o especialmente considerados os processadores do estado-da-arte e seus recursos de paralelismo, execu\u00e7\u00e3o especulativa e hierarquia de mem\u00f3ria utilizados para aumentos de desempenho.<\/p>\n

PROGRAMA<\/strong><\/p>\n

1 Introdu\u00e7\u00e3o. Conceitos de arquitetura e organiza\u00e7\u00e3o.
\n2 Processadores RISC e CISC.
\n3 Bloco operacional mono-ciclo.
\n4 Bloco operacional multi-ciclo.
\n5 Bloco de controle: FSM e microprograma\u00e7\u00e3o.
\n6 Avalia\u00e7\u00e3o de desempenho.
\n7 Pipelines.
\n8 Pipelines.
\n9 Superescalaridade.
\n10 Superescalaridade.
\n11 Mem\u00f3ria cache.
\n12 Mem\u00f3ria cache.
\n13 Semin\u00e1rio de andamento dos projetos.
\n14 Semin\u00e1rios sobre processadores.
\n15 Semin\u00e1rios sobre processadores.
\n16 Mem\u00f3ria virtual.
\n17 Mem\u00f3ria virtual.
\n18 Arquiteturas VLIW.
\n19 Microcontroladores.
\n20 Processadores DSP.
\n21 Prova
\n22 Apresenta\u00e7\u00e3o de trabalhos
\n23 Apresenta\u00e7\u00e3o de trabalhos<\/p>\n

CRIT\u00c9RIOS DE AVALIA\u00c7\u00c3O<\/strong>BIBLIOGRAFIA<\/strong><\/p>\n

\u2022 D.PATTERSON e J.HENNESSY. Organiza\u00e7\u00e3o e Projeto de Computadores: a Interface Hardware\/Software. LTC, Rio de Janeiro, 2000. (Segunda edi\u00e7\u00e3o)
\n\u2022 M.J.FLYNN. Computer Architecture \u2013 Pipelined and Parallel Processor Design. Jones and Bartlett Publishers, Sudbury, 1995.
\n\u2022 M.JOHNSON. Superscalar Microprocessor Design. Prentice-Hall, Englewood Cliffs, 1991.
\n\u2022 B.WILKINSON. Computer Architecture \u2013 Design and Performance. Prentice-Hall, Hemel Hempstead, 1996. (2a. edi\u00e7\u00e3o).
\n\u2022 J.HENNESSY e D.PATTERSON. Computer Architecture: A Quantitative Approach. Morgan Kaufmann, San Francisco, 1996. (2a. edi\u00e7\u00e3o).<\/p>\n","protected":false},"excerpt":{"rendered":"

Arquitetura e Organiza\u00e7\u00e3o de Processadores Respons\u00e1vel: Luigi Carro Pr\u00e9-Requisitos: – Carga Hor\u00e1ria: 45 hs Cr\u00e9ditos: 3 Semestres Oferecidos: Primeiro semestre Matr\u00edcula de Graduandos: A matricula dever\u00e1 ser feita como Aluno Especial P\u00e1gina da Disciplina: – S\u00daMULA Revis\u00e3o de conceitos b\u00e1sicos de arquitetura e organiza\u00e7\u00e3o. Processadores RISC e CISC. Organiza\u00e7\u00e3o de processadores: bloco operacional e bloco […]<\/p>\n","protected":false},"author":1,"featured_media":0,"parent":462,"menu_order":237,"comment_status":"closed","ping_status":"closed","template":"","meta":[],"_links":{"self":[{"href":"https:\/\/www.inf.ufrgs.br\/profcomp\/wp-json\/wp\/v2\/pages\/648"}],"collection":[{"href":"https:\/\/www.inf.ufrgs.br\/profcomp\/wp-json\/wp\/v2\/pages"}],"about":[{"href":"https:\/\/www.inf.ufrgs.br\/profcomp\/wp-json\/wp\/v2\/types\/page"}],"author":[{"embeddable":true,"href":"https:\/\/www.inf.ufrgs.br\/profcomp\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/www.inf.ufrgs.br\/profcomp\/wp-json\/wp\/v2\/comments?post=648"}],"version-history":[{"count":3,"href":"https:\/\/www.inf.ufrgs.br\/profcomp\/wp-json\/wp\/v2\/pages\/648\/revisions"}],"predecessor-version":[{"id":2526,"href":"https:\/\/www.inf.ufrgs.br\/profcomp\/wp-json\/wp\/v2\/pages\/648\/revisions\/2526"}],"up":[{"embeddable":true,"href":"https:\/\/www.inf.ufrgs.br\/profcomp\/wp-json\/wp\/v2\/pages\/462"}],"wp:attachment":[{"href":"https:\/\/www.inf.ufrgs.br\/profcomp\/wp-json\/wp\/v2\/media?parent=648"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}