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Exame de Qualificação de JUAN PABLO MARTINEZ BRITO


Detalhes do Evento

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O Programa de Pós-Graduação em Microeletrônica – PGMICRO, da Universidade Federal do Rio Grande do Sul, tem a satisfação de convidar a Comunidade Universitária para assistir ao Exame de Qualificação a realizar-se:

Data: 15/09/2021 às 14h:00 horas.

Local: https://mconf.ufrgs.br/webconf/00002725

Aluno (a): JUAN PABLO MARTINEZ BRITO

Título:“Estruturas de teste On-Chip para medidas de variações locais (descasamento de transistores) de processo CMOS”

Orientador: Prof. Dr. Sergio Bampi

Banca Examinadora:

Prof. Dr. Hamilton Duarte Klimach (PGMICRO-UFRGS)

Prof. Dr. Cristiano Krug (IF-UFRGS)

Prof. Dr. Jacobus W. Swart (UNICAMP)

Resumo

A variabilidade nos transistores MOS desafia a continuação do downscaling dos dispositivos MOS e a utilização efetiva da tecnologia CMOS. Uma caracterização abrangente das variações randomicas locais (descasamento (mismatch) entre transistores) e a possibilidade de avaliação rápida da variabilidade entre transistores são essenciais para o entendimento completo do fenômeno de descasamento e para o projeto preciso de circuitos integrados. Esta pesquisa investiga os métodos e as estruturas de teste usados para medir e caracterizar o descasamento entre MOSFETs. Este se propõe uma nova metodologia de estrutura de teste para medir o descasamento entre transistores MOS. Este método é baseado em uma estrutura composta por dois transistores MOS conectados em série denominados: MOSFET de par empilhado (stacked-pair). O método é 25x mais rápido do que a forma tradicional de medir descasamento. Não requer algoritmos de pós-processamento de dados porque o método é baseado apenas em uma única medição de tensão pontual. Ao escolher a tensão de porta certa (VG), um valor em inversão forte e outro em inversão fraca, os parâmetros Delta Beta e Delta Vth podem ser extraído separadamente. A análise de regressão linear foi realizada nos dados medidos e em todos os casos o coeficiente de regressão atinge valores acima de 0,9 (R^2> 0,9) o que indica que os dados medidos estão muito próximos do modelo previsto. Na comparação com o método tradicional, um erro inserido pelo método é de cerca de 2 % ao comparar o modelo empírico 1/SQRT (Área) clássico de Pelgrom. Uma das versões da estrutura de teste permite inferir sobre os dados de descasamento, levando em consideração a distância entre os dispositivos. Todos os dados são retirados de medições de dois circuitos integrados fabricados em processos CMOS de 65nm e 180nm. Também foi realizada uma análise profunda dos dados extraídos com a tradicional Matriz MOSFET Endereçável 2D que permite a avaliação rápida de um transistor de cada vez. A visualização de dados e estatísticas descritivas para transistores n-MOS medidos de geometrias variadas foram realizadas. Parâmetros de descasamento, como tensão de limiar, fator de corrente, corrente específica e fator de inclinação sub-Vth, são extraídos usando cinco métodos diferentes. O desvio padrão de cada parâmetro é analisado em comparação com o modelo 1 / SQRT (Área) de Pelgrom. Os principais resultados mostram que dispositivos de área efetiva igual não apresentam o mesmo parâmetro de variabilidade de Pelgrom, pois as variações dependentes da geometria têm um papel adicional.

Palavras-chave: Descasamento de Transistores. Estruturas de Teste.Analise Estatistica. Transistores Empilhados MOS.