UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL
INSTITUTO DE INFORMÁTICA
DEPARTAMENTO DE INFORMÁTICA APLICADA
DISCIPLINA: INF 01194 - CONCEPÇÃO DE CIRCUITOS
INTEGRADOS II
PROFESSORES: FERNANDA LIMA KASTENSMIDT E
RICARDO REIS
PROGRAMA DA DISCIPLINA
1.
Objetivos da disciplina
O objetivo
da disciplina é capacitar o aluno a compreender e projetar a arquitetura
interna (organização) de circuitos integrados digitais, assim como as
metodologias de projeto descendentes e as ferramentas de CAD associadas. A
ênfase do curso está voltada para a automação do projeto de sistemas VLSI
digitais, em tecnologias CMOS, que são predominantes na implementação de
sistemas computacionais integrados. A disciplina introduz as técnicas de
projeto automatizado de sistemas digitais em CMOS, incluindo principalmente o
estudo das ferramentas de CAD às etapas de automação do projeto físico, como:
ferramentas de edição e síntese de leiaute, de verificação do leiaute, de
particionamento, posicionamento, roteamento, simulação, de extração elétrica e
extração lógica serão exercitados pelos alunos.
2.
Súmula
Organização
de circuitos integrados: parte controle e operativa; características
particulares de organização em C.I.s: comparação entre soluções diversas. Projeto
de Cis: ferramentas de validação, implementação, verificação e teste.
3.
Critérios de avaliação
O conceito
final será obtido da nota do trabalho prático final.
O Trabalho
prático requer a utilização de ferramentas de CAD. O aprendizado destas é parte
do trabalho prático.
Será
considerado aprovado o aluno que obtiver uma média final igual ou superior a
6.0 (seis). Não há recuperação.
Veja as
especificações do trabalho aqui.
4.
Bibliografia Básica Obrigatória
• Rabaey, Jan, Digital Integrated Circuits, Prentice-Hall, 1996, ISBN 0-13178609-1
•
Reis,Ricardo, Concepção de Circuitos Integardos. Sagra, 2ª Ed. 2002. ISBN
85-241-0625-5
5.
Bibliografia Adicional
• Clein,
Dan, CMOS IC Layout, Newnes Butterworth-Heinemann), 2000, ISBN 0-7506-7194-7
• Sutherland, I.; Sproull, B. and Harris, D. Logical Effort: Designing Fast CMOS Circuits Morgan Kaufmann Publishers , January 1999 ISBN 1-55860-557-6
• Preas, Bryan T. and Lorenzetti, Michael J.. Physical Design Automation of VLSI systems. California: The Benjamin/Cummings Publishing Company, 1988. 510p
• Sherwani, Naveed A. Algorithms for VLSI Physical Design Automation, Third Edition, Kluwer Academic Publishers, 1998, 608 p., ISBN 0-7923-8393-1.
• Uyemura, John P., CMOS Logic Circuit Design, Kluwer Academic Publishers, February 1999 ISBN 0-7923-8452-0
• Gerez,Sabih, Algorithms for VLSI Design Automation, John Wiley, 1999 ISBN 0-471-98489-2
5.
Conteúdo Programático e Cronograma das aulas
|
Concepção de Circuitos Integrados II - 2006-2
(3f-5f) |
|||
|
Aula |
Data |
Prof. |
Conteúdo |
|
1 |
15/8 |
Reis |
Introdução
à disciplina, cronograma e avaliação. Estudo de estratégias de layout de
circuitos integrados. |
|
2 |
17/8 |
Fer |
Comparação entre circuitos implementados com portas lógicas versus transistores de passagem. Simulação no Hspice. |
|
3 |
22/8 |
Fer |
Implementação das estratégias de layout de circuitos integrados usando transistores de passagem. Estudo de caso: somador. |
|
4 |
24/8 |
Fer |
Estudo de
estratégias de layout de circuitos integrados. |
|
5 |
29/8
|
Reis/Fer
|
Aula
prática: projeto do VHDL até layout usando geração standard cell (simulação,
sintese, posicionamento e roteamento) |
|
6 |
31/8
|
Reis/Fer |
Aula prática:
Simulação do layout extraido |
|
7 |
5/9 |
Fer |
Planejamento
da Planta baixa do CI. |
|
8 |
12/9 |
Fer |
Interconexões |
|
9 |
14/9 |
Fer |
Projeto
da parte de controle usando gerador de layout automático (standard cell). |
|
10 |
19/9 |
Reis |
Projeto
de um circuito integrado de aplicação especifica (ASIC): especificação,
projeto dos blocos lógicos, analise das conexões, descrição em alto nível e
seleção de blocos a serem full custom. |
|
11 |
21/9 |
Fer |
Projeto da
parte operativa em layout full custom. |
|
12 |
26/9 |
Fer |
Projeto
da parte operativa em layout full custom. |
|
13 |
28/9 |
Fer |
Temporização
em circuitos integrados: avaliação de desempenho, técnicas de avaliação, metodologias
de layout visando uma boa temporização. |
|
14 |
3/10 |
Fer |
Aula
prática:Projeto da parte operativa em layout full custom. |
|
15 |
5/10 |
Fer |
Datapath Bit-sliced com barramento |
|
16 |
10/10 |
Fer |
Projeto de
blocos aritméticos e operadores logicos em layout full custom. |
|
|
17/10
|
|
NAO
HAVERA AULA – SEMANA ACADEMICA |
|
|
19/10
|
|
NAO
HAVERA AULA – SEMANA ACADEMICA |
|
17 |
24/10
|
Reis/Fer |
Aula
prática: Sintese Synopsys e simulação Std. Cell. |
|
18 |
26/10 |
Reis/Fer |
Aula
prática: Fluxo Std. Cell no Cadence |
|
19 |
31/10 |
Fer/Reis |
SEMINARIO
DE ANDAMENTO DO TRABALHO |
|
20 |
7/11 |
Reis |
Projeto
de estruturas em array como memórias e banco de registradores. |
|
21 |
9/11 |
Reis |
Projeto de
estruturas em array como memórias e banco de registradores. |
|
22 |
14/11 |
Reis |
Aula pratica: projeto de um banco de registradores conectados ao barramento. (parte1) |
|
23 |
16/11 |
Reis |
Aula pratica: projeto de um banco de registradores conectados ao barramento. (parte 2) |
|
24 |
21/11 |
Reis |
Variabilidade em circuitos integrados |
|
25 |
23/11 |
Fer |
Tolerância
a falhas em circuitos integrados |
|
26 |
28/11
|
Fer |
Validação
e teste de circuitos manufaturados |
|
27 |
30/11
|
Reis |
Novas Tecnologias – Parte I |
|
28 |
05/12 |
Reis |
Novas Tecnologias – Parte I |
|
29 |
7/12 |
Fer/Reis |
Apresentação
dos trabalhos – Parte I |
|
30 |
12/12 |
Fer/Reis |
Apresentação
dos trabalhos – Parte II |
Descrição
do trabalho final da disciplina [trabalho2006.doc]
Grupo1:
Fabio Pereira
Sidinei Schio
Luis Schwengber
Rodrigo Flores
Grupo 2:
Cristiano Ponzonni
Nivia Schuch
Thiago Figueiro
Victor Cervo
Grupo 3:
Inacio Acker
Raphael Brum
Werner Nedel
Gregori Gras
Grupo 4: (vao para o convenio na Alemanha)
Jose Rodrigo Azambuja
Carmela Grando
Grupo 5:
Joao Batista
Vinicius Dal Ben
Theofilo Tanos
Leonardo Seiji
Robert Dettenborn
Tutoriais:
icfb:
http://www.ee.virginia.edu/~mrs8n/cadence/Cadencetutorials.html
http://www.inf.ufrgs.br/~juan/tutorial/My_tutorial/tutorial2/index.htm
http://www.ee.vt.edu/~ha/cadtools/cadence/cadence.html
encounter:
http://avatar.ecen.okstate.edu/projects/scells/flow/encounter_gui/index.html
http://www.ece.ncsu.edu/muse/fe/counter/