UNIVERSIDADEFEDERAL DO RIO GRANDE DO SUL

INSTITUTO DEINFORMÁTICA

Disciplina: Sistemas Digitais paraComputação - A - 2009-2

Página: www.inf.ufrgs.br/~fglima/sistemas.htm

Professor: Fernanda Gusmão de Lima Kastensmidt (fglima ...at... inf dot..ufrgs dot.. br)

Monitor:

Código: INF01175 Pré-requisito: Técnicas Digitais para Computação

Carga Horária: 4 horas aula/semana

1. Súmula

• Computador visto como um sistema digital • Unidades operacional e decontrole • Estruturas de controle: harwired, microprogramada, com PLA, etc •Sistemas síncronos e assíncronos • Comunicação entre sistemas • Estudo de casos(controle): "carry-lookahead", interrupção em multiprocessamentoentrada/saída, etc.

2.Objetivos da disciplina

O objetivo da disciplina é capacitar o aluno a compreender diferentesmétodos de síntese de sistemas digitais complexos. Para tanto serão enfatizadosmétodos e ferramentas de síntese para circuitos combinacionais (para circuitosregulares e para circuitos irregulares) e seqüenciais (tipicamente máquinas deestado utilizadas para seqüenciamento e controle). A linguagem de descrição dehardware VHDL será utilizada para descrição de sistemas digitais complexos, bemcomo para simulação e síntese destes sistemas. A abordagem apresentadaconsidera a divisão de um sistema digital entre parte operativa e parte decontrole. Métodos e ferramentas de síntese específicos são apresentados para aparte operativa e para a parte de controle. Ao final da disciplina o alunodevera estar apto a compreender um computador como um sistema digital complexo,bem como ter uma visão geral das técnicas e ferramentas de projeto para taissistemas.

3.Critérios de avaliação

O conceito final será obtido através de duas provas escritas (P1 e P2) ede dois trabalhos T1 e T2, utilizando-se a seguinte ponderação:
Média = (P1 + P2 + T1 + T2) / 4ou Média = (2xExame + T1 + T2) / 4
Será considerado aprovado o aluno que obtiver uma média final igual ou superiora 6.0 (seis), sem ter zerado nenhuma das notas. Só poderá fazer examequem tiver (P1 + P2)/2 < 6. Todas as verificações escritas são SEMconsulta.

4.Bibliografia Básica

· StephenBrown & Zvonko Vranesic. Fundamentals of DigitalDesign with VHDLDesign. McGraw-Hill.

· MilosErcegovac, Tomas Lang & Jaime Moreno. Introduçãoa Sistemas Digitais. Bookman.

· CARRO: L.Carro. Projetoe prototipação de Sistemas Digitais. Editora daUFRGS.

5.Bibliografia Adicional

· HAMBLEN: J.O.Hamblen, M.D.Furman. RapidPrototyping of Digital Circuits. Kluwer.

· HARRIS: D.Harris. Skew-TolerantCircuit Design.Morgan Kaufmann.

· KATZ: Randy H. Katz. ContemporaryLogic Design.Benjamin/Cummings Publishing Company, Inc. Redwood City,1994.

· ASHENDEN: P.J. Ashenden. The designersguide to VHDL.Morgan Kaufmann.

· MALVINO: A.Malvino. Microcomputadorese Microprocessadores. McGraw-Hill.

· TAUB: HerbertTaub. Circuitos Digitais e Microprocessadores. Mc-Graw-Hill.

· M.Morris Mano & Charles R. Kime. Logic and Computer Design Fundamentals. Prentice Hall.

· Notasde Aula

6. Software Utilizado

· Xilinx ISE 8.1 (WEB edition). Licenças gratuitasdisponíveis na página da Xilinx (www.xilinx.com). Tutorial1,

· Altera QuartusII WEB edition. Licenças gratuitasdisponíveis na página da Altera (www.altera.com).

· Simulador ModelSim (Mentor Graphics), versãoestudante (www.modelsim.com)

· Actel Libero (WEB Edition). Licenças gratuítasna página da Actel (www.actel.com)

· Placas Digilent da Xilinx (www.digilent.com)

7.Conteúdo Programático e Cronograma de Aulas

Aula	Data	sala	TÓPICOs
1	18/8	113	Apresentação da disciplina. Noções de temporização: circuitos síncronos e freqüência de relógio. Revisão diagrama de estados e máquinas de estados. Tecnologia de implementação: circuitos programáveis (FPGAs), células de base, roteamento interno.
2	20/8	105	Implementações de máquinas de estado e analise de área, desempenho e potencia. Codificação das maquinas de estado. Uso de ferramentas de síntese para FPGA, analise de posicionamento, roteamento, área, desempenho, potência e simulação.
3	25/8	113	Fluxograma ASM (Algorithm State Machine). Exemplos de fluxogramas ASM: multiplicadores, extratores de raízes quadrada e cálculo de mínimo múltiplo comum.
4	27/8	105	Projeto RTL: parte operativa (PO) e parte de controle (PC). Otimizações para os fluxogramas ASM vistos anteriormente.
5	01/9	113	Noções de VHDL: atribuições concorrentes. Declaração e instanciação de componentes.
6	03/9	105	Implementações em VHDL com simulação funcional
7	08/9	113	Noções de VHDL: atribuições seqüenciais.
8	10/9	105	Implementações em VHDL com simulação funcional
9	15/9	113	Circuitos aritméticos: noções básicas. Testbench.
10	17/9	105	Implementação e comparação de circuitos aritméticos em VHDL. Construção de Testbenchs.
11	22/9	113	Descrição de máquinas de estados em VHDL. Síntese de maquinas de estado em VHDL: codificação de estados, minimização de estados e escolha dos FFs.
12	24/9	105	Implementação de máquinas de estados em VHDL
13	29/9	113	Bancos de registradores, Memórias, Tipos de memórias e Uso de componentes BRAM.
14	1/10	105	Implementações de memórias em VHDL
15	6/10	113	Projeto Parte Operativa (PO) e Parte de Controle (PC) de algoritmos e suas descrições em VHDL RTL, Paralelo x Serial, Área x desempenho. Projeto de PO-PC em linguagem de descrição de hardware. Descrição comportamental x estruturada.
16	8/10	105	Descrição RTL e análise das partes de controle em VHDL dos fluxogramas ASM visto anteriormente. Exemplo raiz.zip (PC-PO) e raiz_h.rar (algoritmo) Implementação de algoritmos e suas descricoes em VHDL RTL, Paralelo x Serial, Area x desempenho.
17	13/10	113	Verificação 1
18	15/10	105	VHDL com implementação no kit de prototipação da Xilinx: interfaces de utilização: leds, display 7-segmentos, chaves, portas ps/2 e outros.
19	20/10	113	Apresentação Trabalho 1
20	22/10	105	VHDL com implementação no kit de prototipação da Xilinx: interfaces de utilização: leds, display 7-segmentos, chaves, portas ps/2 e outros. (continuação)
21	27/10	113	Conceito de Pipeline
22	29/10	105	Circuitos de alto desempenho: inserção de pipeline na parte operativa. Exemplos.
23	3/11	113	Meta-estabilidade e clk skew (meta-estabilidade.pdf)
24	5/11	105	Sintese em ASIC usando biblioteca de células. Estimativa de desempenho e potência.
25	10/11	113	Introdução a comunicação assíncrona, protocolo de hand-shake (2 e 4 fases, single and dual rail)
26	12/11	105	Implementações de comunicação assincrona
27	17/11	113	Conversores Analogico/Digital e Digital/Analogico
28	19/11	105	Uso de estruturas analógicas em FPGAs e em ASICs
29	24/11	113	Verificação 2
30	26/11	105	Apresentação do trabalho 2 com sessão interativa de questionamento
31	10/12	113	Recuperação – Exame
	15/12		Divulgação dos resultados

LISTA DEEXERCICIOS PARA VERIFICAÇÃO 1:

Lista 1 : projeto FSM, algoritmos ASM emparte operativa e parte de controle

Lista 2 : linguagem de hardware VHDLe gabarito_extra

LISTA DEEXERCICIOS PARA VERIFICAÇÃO 2:

Lista 3: projeto com pipeline, memorias,meta-estabilidade, circuitos assincronos, conversores e VHDL.

Lista 4: exercicios

Especificação do Trabalho 1 – 2008/2. (em dupla)

TRABALHO RAMSES: descrição doprocessador RAMSES em VHDL, síntese em FPGA ou ASIC com resultados de área,desempenho e potencia para um determinado programa teste que utilize grande partedas instruções. Uso de BRAM e outros componentes embarcados se necessário nocaso de FPGA.

Instruções para a entrega eapresentação do trabalho:

1- Apresentação:cada dupla tem 10 min para apresentar em slides a arquitetura do RAMSES, dados deárea e desempenho no FPGA escolhido, simulação, e programa que usou para testaro processador (testbench).

2- Entrega do trabalho: enviar para fglima@inf.ufrgs.bro seguinte: nomedosalunos_trab1.zip contendo o ppt, todos os VHDLs etestbenches para que eu possa reproduzir a simulacao e os dados apresentados.

Especificação do Trabalho 2 – 2008/2. (em dupla)

Descrição de um dado algoritmo Bubble Sort emVHDL, síntese em FPGA ou ASIC com resultados de área, desempenho e potencia. Eimplementação deste algoritmo no RAMSES para comparação de área, desempenho epotencia. Faça o download das instruções trab2_2008-2.pdf

Especificação do Trabalho 1 – 2008/1. (em dupla)

TRABALHO NEADER--------------------- INSTRUÇÕES: neander_vhdl.pdf

Especificação do Trabalho 2 – 2008/1. (em dupla)

Multiplicacao de matrizes, onde Ma(4x4) com dadosde 8 bits, Mb(4x4) com dados de 8 bits, resultado Mc(4x4) com dados de 8 bits.Usar memoria BRAM. Hardware dedicado. Comparar com o desempenho do software noNeander.

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Especificação do Trabalho 1 –2007/1. (em dupla)

Descriçãoem VHDL, verificação funcional atraves de simulação lógica com vetores deentrada (testbench), avaliação de área e desempenho em uma familia de FPGA.

Todas asentradas e saidas devem estar em memoria(s) embarcadas no tipo BRAM.
1) Adicao esubtração em ponto flutuante – testbech lê realiza operações para 10dados gravados na memoria e escreve os valores em endereços desta memoria.
2) Multiplicacao e divisao emponto flutuante - testbech lê realiza operações para 10 dados gravados namemoria e escreve os valores em endereços desta memoria.

(referenciaponto flutuante) http://www.cs.wisc.edu/~smoler/x86text/lect.notes/arith.flpt.html

3)Multiplicador Booth de 16 bits Ref: http://paginas.fe.up.pt/~aja/PSD2004_05/slides/181-218.pdf- testbech lê realiza operações para 10 dados gravados na memoria e escreve osvalores em endereços desta memoria.

4) Seno ouCosseno (Algoritmo Cordic) Ref: http://www.andraka.com/files/crdcsrvy.pdf,http://www.cs.ucla.edu/digital_arithmetic/files/ch11.pdf- testbech lê realiza operações para 10 dados gravados na memoria e escreve osvalores em endereços desta memoria.

http://en.wikipedia.org/wiki/CORDIC,http://www.opencores.org/projects.cgi/web/cordic/overview

5) Somadore Subtrator de numeros BCDs (mostrar como colar eles em cascata) Algoritmo deHellermann - testbech lê realiza operações para 10 dados gravados na memoria eescreve os valores em endereços desta memoria.

Ref: http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/20-arithmetic/10-adders/bcd-adder.html,http://www2.cs.uh.edu/~jhuang/JCH/LD/Lab/lab4.html

6)Multiplicacao de matrizes, onde Ma(32x32) com dados de 8 bits, Mb(32x32) comdados de 8 bits

-----------------TRABALHODE TESTE--------------------------------------------------------------------------

Especificação do Trabalho 2 – 2007/1

Desenvolvimentode um testbench em VHDL para simular a descrição VHDL do processador MIPSmono ciclo.

Há duasdescrições do MIPS, uma sem falha (gold_MIPS)e outra com uma falha de descrição (fault_MIPS).O testbench desenvolvido deve tentar exercitar ao máximo a funcionalidade doprocessador e mostrar se a falha no MIPS pode ser detectada. Note que há umarray de 8 instrucoes descrito no MIPS como se fosse uma ROM interna, porem,pede-se para colocar o ROM externamente ao processador, sendo assim gerado pelotestbench. (como mostra na figura), o mesmo deve ser feito com a memoria RAM.As memorias RAM e ROM serão descritas em VHDL com comandos do tipo process ecase.

Apresentaçãoem slides, 10 min de apresentação que inclui, mostrar o VHDL do testbench, oprograma que esta sendo rodado no MIPS(instrucoes), mostrar um esquematico da parte operativa no MIPSmarcando em colorido o que o testbench está exercitando (olhar no livro doPatterson e slides de ORGB), a simulação do gold_MIPSe do fault_MIPS e conclusões. Os dados deárea e desempenho do MIPS devem serapresentados tambem na apresentacao. Mas notem, o testbench não serásintetizado, ele é so para verficação funcional da descrição.

ReferenciaOPCODE: http://www.student.cs.uwaterloo.ca/~isg/res/mips/opcodes / http://www.d.umn.edu/~gshute/spimsal/talref.html

Download do MIPSsem falhas (gold): mono_MIPS_sem_falha.zip e MIPS_memoria_extendida.zip

Download do MIPScom Falha:

Grupo1: mono_MIPS_com_falha_grupo1.zip

Grupo2: mono_MIPS_com_falha_grupo2.zip

Grupo3: mono_MIPS_com_falha_grupo3.zip

Grupo4: mono_MIPS_com_falha_grupo4.zip

Grupo5: mono_MIPS_com_falha_grupo5.zip

Grupo6: mono_MIPS_com_falha_grupo6.zip

Grupo7: mono_MIPS_com_falha_grupo7.zip

Grupo8: mono_MIPS_com_falha_grupo8.zip

Grupo9: mono_MIPS_com_falha_grupo9.zip

Grupo10: mono_MIPS_com_falha_grupo10.zip

Grupo11: mono_MIPS_com_falha_grupo11.zip

Download do modelo de apresentação .ppt: template_projeto2.ppt