Publicado em: 14/12/2011

Dissertação de Mestrado em Circuitos Integrados

UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL
INSTITUTO DE INFORMÁTICA – FÍSICA – QUÍMICA – ESCOLA DE ENGENHARIA
PROGRAMA DE PÓS-GRADUAÇÃO EM MICROELETRÔNICA

_______________________________________________________________
DISSERTAÇÃO DE MESTRADO
Data: 19/12/2011
Horário: 09h30
Local: Auditório inferior – prédio 67 – Instituto de Informática

Aluno: Walter Enrique Calienes Bartra
Orientador: Prof. Dr. Ricardo Augusto da Luz Reis (Instituto de Informática-UFRGS)

Título: Ferramentas para a Simulação de Falhas Transientes
Área de concentração: Ferramentas de CAD para Circuitos Integrados.
Banca examinadora:
Prof. Dr. Carlos Silva Cardenas (PUC PERU)
Prof. Dr. Gilson Inácio Wirth (UFRGS – PGMicro)
Prof. Dr. Tiago Roberto Balen (UFRGS)

RESUMO
Atualmente, a simulação de falhas é um estágio importante em qualquer desenvolvimento de Circuitos Integrados. A predição de falhas comportamentais em qualquer estagio do processo é essencial para garantir que o chip desenvolvido seja bem implementado. Vários problemas podem ser conferidos e solucionados enquanto se executa a simulação. As falhas transientes mais conhecidas são os Single-Event-Upset (SEU), as quais acontecem nos circuitos de memória, e as Single-Event Transient (SET), que acontecem em circuitos de lógica combinacional. A análise do comportamento do circuito sob falhas é fundamental para a escolha de técnicas de proteção e medição da susceptibilidade aos diferentes tipos de falhas. Neste trabalho, apresenta-se uma ferramenta para simular os efeitos que acontecem quando uma fonte de falha é inserida num circuito digital, especialmente falhas SEU. Além disso, é desenvolvido o método TMR que pode verificar a existência de uma falha e inibir que esta se propague pelo circuito todo. Foram desenvolvidos módulos para simulação de circuitos analógicos como o Oscilador Controlado por Voltagem (VCO) permitindo a visualização dos efeitos de falhas nestes circuitos. A ferramenta LabVIEW da National Instruments é usada para criar o conjunto de Instrumentos Virtuais (VIs) para simular os SEUs. Esta é também usada pela simulação de SETs. Foram feitos várias simulações com as ferramentas desenvolvidas para validar sua funcionalidade os quais mostram resultados semelhantes aos descritos na literatura. As ferramentas desenvolvidas para simulação de falhas transientes em portas lógicas inserem falhas SET de forma automática sem análise prévia do sinal de saída. Usando as ferramentas de Lógica Booleana é possível obter resultados para fazer estudos estatísticos dos erros acontecidos e determinar tendências no comportamento das técnicas TMR e TMR com redundância no tempo. O modelo desenvolvido para a análise de falhas do VCO apresenta uma melhor semelhança com o resultado real que com o simulado com ferramentas comerciais.
Palavras-chave: Confiabilidade, Simulação, Falhas, Circuitos Integrados, LabVIEW