Publicado em: 06/01/2011

Dissertação em Engenharia da Computação – Microeletrônica

UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL
INSTITUTO DE INFORMÁTICA
PROGRAMA DE POS-GRADUAÇÃO EM COMPUTAÇÃO
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DEFESA DE DISSERTAÇÃO DE MESTRADO

Aluna: Gracieli Posser
Orientador: Prof. Dr. Ricardo Augusto da Luz Reis
Co-Orientador: Dr. Gustavo Reis Wilke

Titulo: Dimensionamento de Portas Lógicas usando Programação Geométrica
Linha de Pesquisa: Engenharia da Computação – Microeletrônica

Data: 11/01/2011
Hora: 14h
Local: Anfiteatro Azul – Prédio 43.412(65)

Banca Examinadora:
Prof. Dr. Sandro Sawicki (UNIJUI)
Prof. Dr. Marcelo Soares Lubaszewski (UFRGS)
Prof. Dr. Marcelo de Oliveira Johann (UFRGS)

Presidente da Banca: Prof. Dr. Ricardo Augusto da Luz Reis

Resumo:
Neste trabalho é desenvolvida uma ferramenta de dimensionamento de portas lógicas para circuitos integrados, utilizando técnicas de otimização de problemas baseadas em Programação Geométrica (PG).
Para dimensionar as portas lógicas de um circuito, primeiramente elas são modeladas usando o modelo de chaves e o atraso é calculado usando o modelo de Elmore, que produz funções posinomiais possibilitando a resolução do problema por programação geométrica. Para cada porta é utilizado um fator de escala que multiplica a largura dos seus transistores, onde as variáveis que representam os fatores de escala são as variáveis de otimização do problema.
O dimensionador de portas desenvolvido neste trabalho é para circuitos CMOS e é parametrizável para diversas tecnologias de fabricação CMOS. Além disso, a otimização pode ser feita de duas maneiras, minimizando o atraso restringindo a área do circuito ou, minimizando a área e restringindo o atraso do circuito.
Os testes do dimensionador de portas desenvolvido neste trabalho foram feitos considerando duas tecnologias de fabricação diferentes, 45nm e 350nm, onde os resultados foram comparados com o dimensionamento fornecido em uma típica biblioteca de células. Para a tecnologia de 45nm, o dimensionamento de portas, minimizando o atraso, fornecido pelo método proposto neste trabalho, obteve uma redução, em média, de 21% no atraso, mantendo a mesma área e potência do dimensionamento fornecido pela biblioteca de standard cells. Após, fez-se uma otimização de área, ainda considerando a tecnologia de 45nm, onde o atraso é restrito ao valor encontrado na minimização de atraso. Essa otimização secundária resultou em uma redução média de 45,2% em área e 43,7% em potência, comparado aos valores dados pela minimização de atraso. Isso mostra que, ao fazer a minimização de atraso seguida da minimização de área, ou vice-versa, encontra-se o ponto ótimo onde há o menor atraso e a menor área para o circuito.
As mesmas otimizações foram feitas para a tecnologia de 350nm, onde o dimensionamento de portas considerando a minimização de atraso obteve uma redução, em média, de 4,5% no atraso, mantendo os valores de consumo de potência e área semelhantes aos valores dados pelo dimensionamento fornecido em uma biblioteca comercial de células em 350nm. A minimização de área, feita em seguida, restringindo o atraso ao valor dado pela minimização de atraso foi capaz de reduzir a área em 47,8%, em média, e a potência em 45,6%, em média.

Palavras-Chave:Dimensionamento de portas, Síntese física, Programação Geométrica, Modelo de atraso de Elmore, Microeletrônica.