O programa de Pós-Graduação em Microeleônica PGMicro, da Universidade Federal do Rio Grande do Sul, tem a satisfação de convidar a Comunidade Universitária para assistir a Defesa Pública do Exame de Qualificação ao Doutorado do aluno Eduardo Luis Rhod, a realizar-se:

Data: 01/07/2010 (quinta-feira)
Hora: 9h
Local: sala 112 (prédio das salas de aula)

Banca Examinadora:

Marcelo Lubaszewski PGMicro/UFRGS
Fernanda Kastensmidt PGMicro/UFRGS
Carlos Arthur Lang Lisbôa PPGCC/UFRGS

Orientador: Luigi Carro

Título: Circuitos Quaternários Tolerantes a Falhas para as Tecnologias Futuras

Resumo:

A sempre crescente demanda de produtos eletrônicos com cada vez mais funcionalidades incorporados exige uma constante evolução nos circuitos eletrônicos, seja no aspecto de desempenho como o de consumo de bateria, além do sempre exigido baixo custo ao consumidor final. Os altos custos de construção de uma fábrica de circuitos integrados exigem grandes volumes de produção para que os custos da fábrica possam ser amortizados, e assim diminuir o custo por unidade de chip. É neste cenário que surgiram os Agrupamentos de Portas Programáveis em Campo do inglês, Field Programable Gate Arrays (FPGAs). Nos FPGAs o grande número de interconexões presente no substrato reconfigurável impacta fortemente no atraso, potência e área do circuito, já que a ocupação das interconexões pode chegar a 90% do chip. Recentes relatórios da indústria sobre tendências tecnológicas para os semicondutores prevêem um aumento da incidência de erros causados por radiações nos circuitos implementados com tecnologias menores que 65 nm. Os circuitos estão se tornando mais susceptíveis ao choque de partículas altamente carregadas de energia tais como nêutrons de raios cósmicos e partículas alfa provenientes do material dos encapsulamentos dos chips. Como uma possível alternativa, o uso de lógica multivalorada, ou seja, a habilidade de transportar mais de dois valores em um único fio pode levar a redução do número de fios necessários para transportar uma mesma informação, e por conseqüência, reduzir os custos de atraso, potência e área, decorrentes da redução do numero de fios. Este trabalho apresenta o desenvolvimento de diversos circuitos quaternários como alternativa para a solução do problema causado pelo grande número de fios presentes nos chips e todos os custos que giram em torno deste problema. Alem disso, buscando uma solução eficiente ao problema causado pelos erros causados pelo choque de partículas nas tecnologias sub 90nm, este trabalho apresenta o desenvolvimento de circuitos quaternários capazes de detectar e também de corrigir erros de forma eficiente, ao comparar a solução proposta com soluções binárias bastante difundidas e aceitas pela comunidade científica.