Publicado em: 09/06/2010

Tese de Doutorado em Microeletrônica

O Programa de Pós-Graduação em Microeletrônica – PGMICRO, da Universidade Federal do Rio Grande do Sul, tem a satisfação de convidar a Comunidade Universitária para assistir à Defesa Pública da Tese de Doutorado da aluna Digeorgia Natalie da Silva, a realizar-se:

Data: 11 de Junho de 2010 (sexta-feira)
Hora: 14:00
Local: Auditório José Wolkmer de Castilho – Instituto de Informática / UFRGSOrientador: Prof. Dr. Renato Perez Ribas

Membros da Banca

Prof. Dr. Wilhelmus Adrianus Maria Van Noije – USP
Prof. Dr. Leomar Soares da Rosa Jr. – UFPel
Prof. Dr. Sérgio Bampi – UFRGS
Prof. Dr. Gilson Inácio Wirth – UFRGS

Título do trabalho: An Estimation Method for Gate Delay Variability Model in Nanometer CMOS Technology

Resumo:

No regime em nanoescala da tecnologia VLSI, o desempenho dos circuitos é cada vez mais afetado pelos efeitos de variabilidade, tais como variações de parâmetros processo, ruído da fonte de alimentação, ruído de acoplamento e mudanças de temperatura, entre outros. Variações de fabricação podem levar a diferenças significativas entre circuitos integrados concebidos e fabricados. Devido à diminuição das dimensões dos componentes, o impacto de variações de dimensão crítica tende a aumentar a cada nova tecnologia, uma vez que as tolerâncias de processo não sofrem escalonamento na mesma proporção. Muitos estudos sobre a forma como a variabilidade intrínseca dos processos físicos afeta a funcionalidade e confiabilidade dos circuitos têm sido feitos nos últimos anos. Uma vez que as variações de processo se tornam um problema mais significativo devido à agressiva redução da tecnologia, uma mudança da análise determinística para a análise estatística de projetos de circuitos pode reduzir o conservadorismo e o risco que está presente ao se aplicar a técnica tradicional.

O objetivo deste trabalho é propor um método capaz de fornecer a variabilidade no atraso das redes de transistores e portas lógicas sem a necessidade da realização de simulações consideradas caras em termos computacionais. Este método utiliza o modelo de atraso de Elmore e a técnica de Asymptotic Waveform Evaluation (AWE), considerando as resistências dos transistores obtidas em função das variações das tensões de limiar dos transistores no arranjo. Uma pré-caracterização foi realizada em algumas portas lógicas de acordo com a variabilidade de seu desempenho causados por variações da tensão de  limiar dos transistores a partir de simulações de Monte Carlo. Uma vez que existem vários tipos de arranjos de redes de transistores e esses arranjos apresentam um comportamento diferente em termos de atraso, consumo de energia, área e variabilidade dessas métricas, torna-se muito útil identificar os circuitos nos quais as redes de transistores são menos influenciadas pelas variações em seus parâmetros. O modelamento da variabilidade do atraso é feita através de 2K simulações DC para a rede “pull-up”, 2N simulações DC para a rede “pull-down” (K e N são os números de transistores de cada rede) e uma simulação transiente para cada porta lógica, o que leva apenas alguns segundos no total. O objetivo de toda a análise é fornecer orientações para a geração de redes lógica ótimas que oferecem baixa sensibilidade às variações de seus parâmetros.

Palavras chave:
Tecnologia CMOS, variabilidade, atraso, redes de transistores.