Publicado em: 05/08/2009

Defesa de Dissertação de Mestrado em Microeletrônica dia 11/08 de Thaísa Leal da Silva

UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL
INSTITUTO DE INFORMÁTICA
PROGRAMA DE PÓS-GRADUAÇÃO EM MICROELETRÔNICA
Aluna: Thaísa Leal da Silva
Data: 11 de agosto de 2009 (terça-feira)
Hora: 13:30

Local: Auditório José Mauro Volkmer de Castilho – Instituto de Informática / UFRGS

Orientador: Prof. Dr. Altamiro Amadeu Susin

Co-orientador: Prof. Dr. Luciano Agostini (UFPel)

Banca Examinadora:

Prof. Dr. Ivan Saraiva Silva (UFRN)

Prof. Dr. Ricardo Pezzuol Jacobi  (UnB)

Prof. Dr. José Valdeni de Lima (PPGC/UFRGS)

Prof. Dr. Ricardo Reis  (PGMICRO/UFRGS)

Presidente da Banca: Prof. Dr. Altamiro Amadeu Susin

Titulo: Desenvolvimento de Módulos de Hardware para a Decodificação de Vídeo Escalável Segundo o Padrão H.264/SVC com foco no Sistema Brasileiro de Televisão Digital

Resumo:

A disseminação de equipamentos multimídia impulsionada pela evolução das tecnologias de processamento e comunicação apresenta muitos desafios. Dentre eles está a necessidade de conversão de formato para adaptação aos dispositivos de apresentação, de comunicação e de armazenamento. A Televisão Digital é um dos meios de comunicação que utiliza intensivamente os recursos tecnológicos devido à alta taxa de informação manipulada. Este trabalho está inserido no contexto do Sistema Brasileiro de Televisão Digital (SBTVD) e aborda a escalabilidade de vídeo. A grande flexibilidade do sistema de Televisão Digital permite a transmissão de diversos formatos de vídeo. Entretanto, e em particular para economia do espectro e de recursos de armazenamento, não é possível gerar uma programação em diversos formatos independentes. Por outro lado, a transmissão de um único fluxo de dados em alta resolução e qualidade causaria impactos indesejados, como maior custo e maior consumo de energia, nos dispositivos que são capazes de apresentar apenas vídeos de baixa resolução, como celulares. A escalabilidade é uma técnica que permite a transmissão de mais de um formato do vídeo em fluxos complementares de dados, de tal forma que o receptor reconstrói a imagem de acordo com suas características. O crescimento no número de dispositivos que manipulam vídeos digitais e a diversidade de características desses dispositivos motivaram o desenvolvimento de uma extensão escalável para o padrão H.264/AVC, chamada de H.264/SVC – Scalable Video Coding. O H.264/SVC possibilita o uso de três tipos de escalabilidade: espacial, temporal e de qualidade, permitindo também combinações desses três tipos. Este trabalho está focado na escalabilidade espacial, mais especificamente nos mecanismos de predição entre camadas da escalabilidade espacial, os quais possibilitam que os dados já decodificados na camada base possam ser utilizados no processo de decodificação das camadas de enriquecimento. Existem três mecanismos de predição entre camadas: predição de movimento, predição residual e predição intra. Neste trabalho foram desenvolvidas uma arquitetura de hardware para a predição de movimento entre camadas composta, basicamente, por um compensador de movimento escalável e, duas arquiteturas para os módulos principais que compõem a predição intra entre camadas: o filtro redutor de efeito de bloco e o módulo de upsampling. Todas as arquiteturas implementadas foram descritas em VHDL e foram sintetizadas tanto para um dispositivo FPGA da família Virtex 4 da Xilinx, quanto para standard-cells utilizando a tecnologia CMOS TSMC 0.18um. Os resultados de síntese mostraram que todas as arquiteturas desenvolvidas apresentam um desempenho para processar com folga, em tempo real, vídeos VGA (640×480 pixels) e QVGA (320×240 pixels) a uma taxa de 30 quadros por segundo. Extrapolando os dados obtidos estima-se que os módulos teriam desempenho para processar em tempo real vídeos de alta resolução como HDTV (1920×1080 pixels).

Palavras-Chave: Decodificação de Vídeo, H.264/SVC, Escalabilidade, Arquiteturas VLSI.